[發明專利]使用虛擬網絡延遲的網絡時序分配和同步

有效

• 申請號: 201080015430.0
• 申請日: 2010-11-26
• 公開（公告）號: CN102577193A
• 公開（公告）日: 2012-07-11
• 發明（設計）人: 弗蘭庫斯·塞格·浮路崗
• 申請（專利權）人: 華為技術有限公司
• 主分類號: H04J3/06
• 分類號: H04J3/06
• 代理公司: 暫無信息
• 代理人: 暫無信息

1.一種網絡組件，其包含：

源延遲鎖定環路(S-DLL)；

源時戳隊列(S-Q)，其耦合到所述S-DLL；以及

交換結構，其耦合到所述S-Q，使得所述S-Q定位于所述交換結構與所述S-DLL之間，

其中所述S-DLL經配置以耦合到絕對時序組件。

2.根據權利要求1所述的網絡組件，其進一步包含：

生成時戳隊列(G-Q)，其耦合到所述S-DLL和所述交換結構，但不直接耦合到所述S-Q；

接收媒體接入控制(MAC)組件，其耦合到所述交換結構，使得所述交換結構定位于所述S-Q與所述接收MAC組件之間；

接收物理(PHY)層組件，其耦合到所述接收MAC組件，使得所述接收MAC組件定位于所述接收PHY層組件與所述交換結構之間；

轉發MAC組件，其耦合到所述交換結構，使得所述交換結構定位于所述S-Q與所述接收MAC組件之間；

轉發PHY層組件，其耦合到所述轉發MAC組件，使得所述轉發MAC組件定位于所述轉發PHY層組件與所述交換結構之間；

振蕩(0SC)電路，其耦合到所述S-DLL組件；以及

本地時間組件，其耦合到所述S-DLL。

3.根據權利要求2所述的網絡組件，其中所述接收PHY層組件和所述轉發PHY組件經配置以耦合到目的地節點，所述目的地節點包含：

目的地隊列(D-Q)；

目的地延遲鎖定環路(D-DLL)組件，其耦合到所述D-Q；以及

第二交換結構，其耦合到所述D-Q，使得所述D-Q定位于所述第二交換結構與所述D-DLL之間。

4.根據權利要求3所述的網絡組件，其中所述目的地節點進一步包含：

第二接收MAC組件，其耦合到所述第二交換結構，使得所述第二交換結構定位于所述D-Q與所述第二接收MAC組件之間；

第二接收物理(PHY)層組件，其耦合到所述第二接收MAC組件，使得所述第二接收MAC組件定位于所述第二接收PHY層組件與所述第二交換結構之間；

第二轉發MAC組件，其耦合到所述第二交換結構，使得所述交換結構定位于所述D-Q與所述第二接收MAC組件之間；

第二轉發PHY層組件，其耦合到所述第二轉發MAC組件，使得所述第二轉發MAC組件定位于所述第二轉發PHY層組件與所述第二交換結構之間；

第二振蕩(OSC)電路，其耦合到所述D-DLL組件；以及

本地時序組件，其耦合到所述D-DLL。

5.根據權利要求3所述的網絡組件，其中所述S-DLL和所述S-Q位于光線路終端(OLT)處，其中所述D-DLL和所述D-Q位于光網絡單元(ONU)處，且其中時戳被封裝在多個精密時序協議(PTP)包中。

6.根據權利要求3所述的網絡組件，其中所述S-DLL和所述S-Q位于中心局處的極高位速率DSL(VDSL)收發器單元(VTU-O)中，其中所述D-DLL和所述D-Q位于居住地處的VDSL收發器單元(VTU-R)中，且其中所述時戳被包封在多個精密時序協議(PTP)包中。

7.根據權利要求3所述的網絡組件，其中所述S-DLL和所述D-DLL經由前向路徑和反向路徑彼此耦合，且其中所述前向路徑具有比所述反向路徑大的帶寬。

8.根據權利要求2所述的網絡組件，其中所述S-DLL經配置以耦合到時序參考組件，使得所述時序參考組件定位于所述S-DLL與所述絕對時序組件之間。

9.一種網絡組件，其包含：

源延遲鎖定環路(S-DLL)單元，其經配置以在多個時戳間隔處將多個時戳發送到目的地節點；以及

源隊列，其經配置以對在相同的時戳間隔處從所述目的地節點返回的所述時戳進行排隊；

其中所述S-DLL單元進一步經配置以處理排好隊的時戳以基于去往所述目的地節點的所述時戳的虛擬延遲時間來計算對應于所述時戳的多個偏移且將所述偏移發送到所述目的地節點。

10.根據權利要求9所述的網絡組件，其中所述偏移等于所述虛擬延遲時間與針對所述時戳所計算的半往返行程延遲時間之間的差。