[發明專利]用于懸浮和細化納米線的無掩模制程

無效

• 申請號: 201080006114.7
• 申請日: 2010-02-02
• 公開（公告）號: CN102301482A
• 公開（公告）日: 2011-12-28
• 發明（設計）人: S·邦薩倫提普;G·科恩;J·W·斯雷特
• 申請（專利權）人: 國際商業機器公司
• 主分類號: H01L29/78
• 分類號: H01L29/78
• 代理公司: 北京市中咨律師事務所 11247
• 代理人: 于靜;楊曉光

技術領域

本發明涉及基于半導體的電子器件，以及更具體而言涉及具有納米線溝道的場效晶體管(FET)及其制造技術。

背景技術

具有納米線溝道的柵極全覆式(Gate-All-Around，GAA)場效晶體管(FET)的柵極長度縮放(scaling)可通過減少納米線溝道直徑而達成。例如，使GAA金屬氧化物半導體場效晶體管(MOSFET)的縮放到亞20納米(nm)柵極長度需要直徑低于10nm的納米線溝道。例如，參見Oh等人的文獻“Analytic?Description?of?Short-Channel?Effects?in?Fully-Depleted?Double-Gate?and?Cylindrical，Surrounding-Gate?MOSFETs”(Electron?Dev.Lett.，vol.21，no.9，pgs.445-47，2000)。利用當前光刻能力來制造該尺度的納米線會在納米線尺寸和線邊緣粗糙度(LER)上產生大的變化，這些變化的程度會成為納米線尺寸的重要部分，由此會導致溝道電勢的擾動與散射，這將使電荷傳輸特性變差。此外，納米線直徑的變化會使FET的閾值電壓產生變化。

在許多實例中需進一步將納米線的尺寸降低至小于目前光刻方法所能產生的尺寸。一般通過熱氧化來達成納米線主體的細化，然而，納米線的氧化速率基本上比平面硅(Si)更慢，這是因為較小直徑的納米線的氧化速率會降低；例如參見Liu等人的文獻“Self-Limiting?Oxidation?for?Fabricating?Sub-5nm?Silicon?Nanowires”(Appl.Phys.Lett.，64(11)，pgs.1383-1385，1994)。因此，為細化納米線所需的氧化時間會導致源極與漏極區域中的平面化硅完全氧化。為避免源極與漏極區域的氧化，大多數方法都使用氧化阻擋掩模來保護這些區域。阻擋掩模需經對齊并構圖，以便使其覆蓋源極與漏極區域，而暴露出納米線。掩模中的應力會導致掩模邊緣處的不均勻氧化，這會導致納米線的不均勻細化。

鑒于上述說明，需要一種可以良好的尺寸控制與非常低的LER來形成細納米線的技術。希望的納米線的尺寸比光刻技術所能定義的尺寸更小，因而需要納米線的細化(thinning)。細化方法需減少納米線的直徑，而不細化納米線所接附的平面源極與漏極區域。優選地，細化方法應為無掩模式以求簡單與成本降低，并避免在掩模邊緣處所出現的不均勻細化。

發明內容

本發明提供了基于半導體的電子器件及其制造技術。在本發明的一個方面中，提供了一種器件，包含：第一墊體；第二墊體；以及多個納米線，以形成在掩埋氧化物(BOX)層之上的絕緣體上硅(SOI)層中的梯狀配置連接所述第一墊體與所述第二墊體，所述納米線具有通過將硅從所述納米線重新分布至所述墊體而限定的一個或多個尺寸。所述器件可包含場效晶體管(FET)，其具有環繞納米線的柵極，其中該納米線的由該柵極所環繞的部分形成該FET的溝道，所述第一墊體和所述納米線的從與所述第一墊體鄰近的所述柵極向外延伸的部分形成所述FET的源極區域，而所述第二墊體和所述納米線的從與所述第二墊體鄰近的所述柵極向外延伸的部分形成所述FET的漏極區域。

在本發明的另一方面中，提供了一種用于制造器件的方法，其包含下列步驟：在掩埋氧化物(BOX)層之上的SOI層中以梯狀配置構圖第一墊體、第二墊體以及連接所述第一墊體與所述第二墊體多個納米線；以及在一壓力、溫度下使所述納米線和所述墊體接觸惰性氣體達一時長，以便足以使硅從所述納米線遷移到所述墊體。所述納米線與墊體系于一壓力、溫度下接觸惰性氣體達一段時長，其足使硅從該些納米線遷移到該些墊體。所述器件包含具有圍繞納米線形成的柵極的FET，且其中所述納米線的由所述柵極環繞的部分形成所述FET的溝道，所述第一墊體和所述納米線的從與所述第一墊體鄰近的所述柵極向外延伸的部分形成所述FET的源極區域，而所述第二墊體和所述納米線的從與所述第二墊體鄰近的所述柵極向外延伸的部分形成所述FET的漏極區域。

附圖說明

圖1A至圖1D為示例根據本發明的實施例的初始基于納米線的場效晶體管(FET)器件結構的形成；

圖2A至圖2E為示例根據本發明的實施例的利用退火處理來細化并重新成形納米線；

圖3A與圖3B為示例根據本發明的實施例的FET器件的柵極的形成；

圖4A與圖4B為示例根據本發明的實施例的柵極間隔物的形成；