[實用新型]一種改進的電流模邏輯門

有效

• 申請號: 201020518774.0
• 申請日: 2010-09-03
• 公開（公告）號: CN201789487U
• 公開（公告）日: 2011-04-06
• 發明（設計）人: 廖健生;黃志敏
• 申請（專利權）人: 中興通訊股份有限公司
• 主分類號: H03K19/20
• 分類號: H03K19/20
• 代理公司: 北京安信方達知識產權代理有限公司 11262
• 代理人: 李健;龍洪

技術領域

本實用新型涉及邏輯門電路，尤其涉及一種改進的電流模邏輯門。

背景技術

電流模邏輯(current?mode?logic，簡稱CML)被廣泛應用于高速電路的設計當中，尤其是在高速串行與解串行系統(SERDES)中起到關鍵的作用。在高速工作時，電流模邏輯由于其擺幅小，功耗低而受到越來越多的關注。在SERDES系統當中，尤其是達到10G以上的SERDES系統，由于要滿足嚴格的抖動要求，對電路以及信號的匹配等要求非常苛刻，由電路不對稱而引起的信號不對稱等因素將會引入相當大的抖動，使SERDES系統難以滿足各種通信協議的要求。

圖1所示是一個鎖存器(latch)，被廣泛應用于鑒頻鑒相器中帶復位結構的D觸發器當中。鎖存器的輸出包括正相輸出信號(OUT)和反相輸出信號(OUT-N)，工作電壓正極為VDD，復位信號為R，反相復位信號為R-N。MOS管103和104稱為讀入差分對管，漏極與讀入差分對管的源極均相連的MOS管107由反相復位信號(R-N)控制稱為第一反相復位信號控制管；MOS管105和106稱為鎖存對管，漏極與鎖存對管的源極均相連的MOS管110由反相復位信號(R-N)控制稱為第二反相復位信號控制管。當復位信號(R)為高時，MOS管108和109將OUT拉為低，同時，由于R_N為低，使MOS管107和110關斷，從而使OUT_N輸出為高，從而鎖存器處于復位狀態；當復位信號R為低時，MOS管108和109關斷，而R_N為高，MOS管107和110打開，使鎖存器正常工作。上述鎖存器電路的復位與時鐘是不相關的，因此屬于異步復位電路。該電路存在的一個問題是，差分輸出信號OUT和OUT_N所看到的負載電容的大小是不一樣的，因為OUT下的負載是MOS管104、108、109、106的柵漏電容(Cgd)以及105的柵電容，而OUT_N下的負載是MOS管103、105的柵漏電容(Cgd)以及106的柵電容，由于兩者的輸出負載電容不一樣，所以原本差分的信號會因此而變得非對稱。

同樣，電流模的與門以及或門也有類似情況。圖2所示的是專利號為US6426194的美國專利給出的電流模結構的與門，輸入信號為第一輸入信號A和第二輸入信號B，當A和B中任何一個為低時，總有NMOS管203或205關斷而使OUT_N為高，另外總有NMOS管204、205同時打開或者206打開，使OUT輸出為低。當且僅當A和B同時為高時，NMOS管203和205同時打開把OUT_N拉低，且NMOS管204和206關斷，電阻202把OUT拉高，從而電路實現的是與的功能。當然，只要把兩個輸出端互換，就可以實現與非的邏輯功能。上述電路中為了解決輸出負載不對稱的問題，加入了一個柵極接地的匹配負載管208，使得從OUT以及OUT_N所看到的負載都是兩個NMOS管的柵漏電容(Cgd)。上述電路存在的問題是，信號從A還是從B到輸出的延遲時間是不一致的，導致與門的輸出信號所產生的延遲與輸入端的位置相關。

專利號為US0239370的美國專利提出一種可以解決輸出信號延遲與輸入端口位置相關的電路結構，如圖3所示。該結構的主要思路是，把傳統電流模與門的輸入端交換位置后接相同的輸入，比如A和A_N同時接NMOS303、304以及309、310，而B和B_N同時接NMOS管307、308以及305、306，使得從信號從A端口到輸出端以及從B端口到輸出端的延時相等。雖然該專利解決了輸出信號延遲與輸入端口位置相關的問題，但是它并沒有解決輸出負載一致的問題，因為，從OUT端看到的負載電容是NMOS管304、308、306以及310的Cgd，而從OUT_N端看到的負載電容只有NMOS管303、305的Cgd，輸出負載的不匹配導致對于相同的充放電尾電流，OUT和OUT_N端的擺率不一樣，造成信號的不對稱。