[實用新型]一種基于DSP的數據接收電路

有效

• 申請號: 201020259991.2
• 申請日: 2010-07-16
• 公開（公告）號: CN201732367U
• 公開（公告）日: 2011-02-02
• 發明（設計）人: 宋博;熊莉琪;徐東;康林雙;樂李菊
• 申請（專利權）人: 四川九洲電器集團有限責任公司
• 主分類號: G06F15/78
• 分類號: G06F15/78
• 代理公司: 成都九鼎天元知識產權代理有限公司 51214
• 代理人: 徐宏;吳彥峰

技術領域

本實用新型涉及一種ARINC429數據接收電路，特別是一種基于DSP開發的多路ARINC429數據接收電路。

背景技術

目前，公知的基于DSP和FPGA的ARINC429數據接收電路由DSP電路、FPGA電路和ARINC429總線收發器芯片電路構成，只能通過串口方式進行數據接收，不能適應很多需要高速穩定處理ARINC429數據的系統，而且電路復雜，需要多個控制信號，占用大量資源，實現極不方便，多路接收ARINC429數據容易出現數據丟失和誤碼。

發明內容

本實用新型目的旨在克服現有技術中的不足，提供一種不僅能應用DSP芯片的數據總線直接接收ARINC429總線收發器芯片電路發出的數據，而且為了避免數據丟失和誤碼，采用不同路數的ARINC429數據分別連接不同的DSP芯片外部中斷，并且利用CPLD（復雜可編程邏輯器件）編程實現的寄存器電路控制時序關系，通過DSP數據總線準確地連續讀取ARINC429數據。本實用新型以接收2路ARINC429數據為例。

本實用新型解決問題所采用的技術方案是：一種基于DSP開發的多路ARINC429數據接收電路，包括DSP電路（1）、ARINC429總線收發器芯片電路（2）、還包括由CPLD芯片編程實現的寄存器電路（3）；

通過DSP電路（1）控制ARINC429總線收發器芯片電路（2）和由CPLD芯片編程實現的寄存器電路（3）。首先由寄存器電路（3）配合DSP電路（1）通過數據總線將配置信號傳遞給ARINC429總線收發器芯片電路（2），配置完成的ARINC429總線收發器芯片開始通過串行接口接收ARINC429數據，數據接收完成后接收數據使能端置“0”，DSP電路（1）外部中斷感應到相應通道的ARINC429數據接收完成，自動通過地址線A0在數據總線上進行讀取，由于ARINC429總線收發器芯片的數據總線為16位，而我們讀取的ARINC429數據格式是32位，因此通過地址線的變化分兩次讀取，第一次讀取的數據是數據的識別信息如數據標號等和低3位的DATA數據，第二次讀取高位的DATA數據，通過在DSP芯片中的軟件編程，可順利解析接收到的數據信號，并可通過數據標號提取我們需要處理的數據，對于不需要的數據可在識別數據標號后直接舍去，既節省了芯片資源，又加快了數據處理速度。本電路中采用的各種電路都是非常簡潔的總線讀取模式，通過由CPLD芯片編程實現的寄存器電路（3）控制時序關系，避免出現數據的丟失或誤碼，并通過DSP芯片連接ARINC429總線收發器芯片的復位信號，以便在數據溢出的情況下使ARINC429總線收發器芯片的接收器復位，保證數據繼續正常傳輸。

與現有技術相比，本實用新型的有益效果是：可以將多路ARINC429數據通過DSP芯片數據總線實時讀取出來，數據正確無丟失或誤碼，實現對數據的高速處理。而且電路十分簡潔，使用較少的控制信號實現功能，避免了讀取數據時的時序容易混亂，還可節省大量資源，布局合理，操作方便，成本低、體積小。

附圖說明

圖1本實用新型的電路結構框圖；

圖2本實用新型具體實施例的DSP電路原理圖；

圖3本實用新型具體實施例的DSPARINC429總線收發器芯片電路原理圖；

圖4本實用新型具體實施例的CPLD芯片編程實現的寄存器電路原理圖。

具體實施方式

下面結合附圖和實施例對本實用新型做進一步的描述。

在圖1中，各功能框圖和箭頭的連接方向代表了本實用新型的基本電路原理和信號控制關系，基于DSP的ARINC429數據接收電路，包括DSP電路1、ARINC429總線收發器芯片電路2、還包括由CPLD芯片編程實現的寄存器電路3；

下面結合附圖2—圖4對本實用新型進一步說明。

所述DSP電路1的16位數據總線D0-D15與ARINC429總線收發器芯片電路2的發送緩存FIFO的16位數據總線D0-D15連接；

所述ARINC429總線收發器芯片電路2的讀寫狀態控制腳WR#和RD#輸入端分別與DSP電路1和寄存器電路3的輸出端WR#、RD#連接；

所述DSP電路1控制由CPLD芯片編程實現的寄存器電路3，ARINC429數據通過所述ARINC429總線收發器芯片電路2的發送緩存FIFO的16位數據總線傳遞給DSP芯片。

所述ARINC429總線收發器芯片電路2的2路接收通道RX1RDY、RX2RDY使能輸出端分別與DSP電路1的2個外部中斷RX1RDY、RX2RDY連接；