[實用新型]現場可編程門陣列以及接收和發送多路FE數據的裝置

有效

• 申請號: 201020211999.1
• 申請日: 2010-06-01
• 公開（公告）號: CN201781477U
• 公開（公告）日: 2011-03-30
• 發明（設計）人: 李志宏;陳慶洪
• 申請（專利權）人: 新嶠網絡設備(上海)有限公司
• 主分類號: H03K19/177
• 分類號: H03K19/177;H04L1/00
• 代理公司: 上海智信專利代理有限公司 31002
• 代理人: 胡美強

技術領域

本實用新型涉及一種完成多路FE(快速以太網)數據接收和發送的裝置，特別是涉及一種由FPGA(現場可編程門陣列)和FE接口構成的多路FE數據接收和發送的裝置。

背景技術

現有的FE數據的接收和發送的電路裝置很多，為了實現多路FE(快速以太網)數據的接收和發送，這些裝置大多利用SMII(串行媒介獨立接口)來完成裝置和FE的PHY(物理層設備)的連接，大部分情況下這些裝置都要完成從SMII時鐘域到內部其他時鐘域的跨時鐘域數據的轉換，如圖1所示的現有技術中的多路數據發送裝置，其中該裝置包括一FPGA1以及一SMII接口2，其中該FPGA內依次電連接的一發送模塊11和一系列異步FIFO13進一步與一SMII接口2電連接。對于接收端，每一路FE都要先接收數據，然后利用至少一個異步FIFO13來實現跨時鐘域的轉換；如圖2所示的現有技術中的多路數據接收裝置，其中該裝置包括一FPGA1以及一SMII接口2，其中該FPGA內依次電連接的一接收模塊12和一系列異步FIFO13進一步與一SMII接口2電連接。對于發送端，每一路FE都要先利用至少一個異步FIFO13來實現跨時鐘域的轉換，然后發送數據。因此，對于n路FE，則要用到2n路異步FIFO和2n套跨時鐘域處理邏輯。

目前的這些技術，每一路FE都需要至少兩個異步FIFO來完成跨時鐘域的處理，隨著現有技術制作的裝置中FE的數目越來越多，裝置對異步FIFO資源的需求也越來越多，從而使得裝置中存在大量的跨時鐘域處理，因而提高了驗證難度，增加了設計風險和硬件成本。

實用新型內容

本實用新型為了克服現有的多路FE數據的接收和發送的電路裝置中，使用大量異步FIFO資源，從而使得多路FE數據的接收和發送的裝置中存在太多的跨時鐘域處理的缺陷，提供了一種FPGA以及接收和發送多路FE數據的裝置。

本實用新型是通過下述技術方案來解決上述技術問題的：

一種FPGA，其包含一發送單元與一接收單元，其特點在于，該發送單元包括依次電連接的一發送模塊、一第一數據合并模塊、一第一異步FIFO以及一第一數據拆分模塊；該接收單元包括依次電連接的一接收模塊、一第二數據拆分模塊、第二異步FIFO以及一第二數據合并模塊。

較佳地，該FPGA還包括一MCU，該發送單元與接收單元分別與該MCU電連接。

較佳地，該異步FIFO的位寬大于等于所述第一數據合并模塊或第二數據合并模塊的輸出端的數據位寬。

較佳地，該異步FIFO的位寬小于等于所述第一數據拆分模塊或第二數據拆分模塊的輸入端的數據位寬。

本發明的另一技術方案為：一種接收和發送多路FE數據的裝置，其特點在于，其包括所述的FPGA以及一FE接口，所述的第二數據合并模塊和第一數據拆分模塊分別與該FE接口連接。

較佳地，該FPGA的接收和發送時鐘速度大于或等于該FE接口的時鐘速度。

較佳地，該FE接口為SMII接口。

這樣，處理多路FE數據的發送和接收，只需要兩個異步FIFO和兩套異步處理邏輯。

本實用新型的有益效果是，減少了數據的發送和接收過程中使用的異步FIFO資源的數量，多路FE數據的接收和發送只使用兩個異步FIFO，從而有效的減少了跨時鐘域的邏輯處理，即多路FE數據的接收和發送只需要兩套跨時鐘域處理邏輯。因而減小了驗證難度，降低了設計風險和硬件成本。

附圖說明

圖1為現有技術中的多路數據發送裝置示意圖。

圖2為現有技術中的多路數據接收裝置示意圖。

圖3為本實用新型的FPGA以及多路數據發送裝置示意圖。

圖4為本實用新型的FPGA以及多路數據接收裝置示意圖。

圖5為本實用新型多路數據發送過程中合并數據的數據結構示意圖。

圖6為本實用新型多路數據接收過程中合并數據的數據結構示意圖。

具體實施方式

下面結合附圖給出本實用新型較佳實施例，以詳細說明本實用新型的技術方案。

在本實用新型的發送和接收多路FE數據的裝置的一個實施例中，數據發送裝置如圖3所示，包括一FPGA1和一與PHY(物理層設備)芯片連接的SMII接口2，其中該FPGA1的發送單元包括一發送模塊11、一異步FIFO13a、一數據合并模塊14a和一數據拆分模塊15a。