[發明專利]一種帶自適應漏電流切斷機制的存儲單元電路

無效

• 申請號: 201010622691.0
• 申請日: 2010-12-31
• 公開（公告）號: CN102176323A
• 公開（公告）日: 2011-09-07
• 發明（設計）人: 楊軍;柏娜;吳秀龍;朱賈峰;仇名強
• 申請（專利權）人: 東南大學
• 主分類號: G11C11/56
• 分類號: G11C11/56
• 代理公司: 南京天翼專利代理有限責任公司 32112
• 代理人: 湯志武

技術領域

本發明涉及亞閾值設計中，亞閾值工作區域下的低功耗存儲單元，尤其是一種帶自適應漏電流切斷機制的亞閾值存儲單元電路，它的帶自適應漏電流切斷機制可以在不增加動態功耗和不降低性能的前提下，實現動態操作和靜態操作中泄漏功耗的同時降低，兼具高魯棒性等特點。

背景技術

存儲單元陣列是現代數字系統的重要組成部分，也往往是系統設計的功耗瓶頸。市場對各種便攜式設備需求的不斷提高對存儲單元陣列的降低功耗技術提出了更高的要求。亞閾值設計是當前超低功耗設計的熱門。通過降低電源電壓Vdd進入電路的亞閾值區域：電源電壓Vdd小于閾值電壓Vth，使得系統工作在電路的線性區，進而顯著降低系統的動態、靜態功耗。亞閾值存儲單元陣列的設計更是凸顯了亞閾值設計的低功耗優越性。

隨著工藝特征尺寸的進一步縮小，柵長L、柵寬W、氧化層厚度T_OX以及摻雜分布等工藝波動性對器件帶來的影響愈發不容忽視。其中隨機摻雜波動(Random?DopantFluctuation，RDF)的影響最大，它會嚴重影響小幾何尺寸晶體管的閾值電壓Vth，特別是SRAM單元，導致失效率的迅速上升。存儲器是數字電路設計的重要組成部分，它的失效率將直接影響系統的良率。在典型的超閾值六管存儲單元單元設計中，設計者可通過平衡下拉晶體管、上拉晶體管和訪問晶體管之間的驅動比關系，在滿足良率需求的同時達到存儲器單元的密度要求。但需要注意的是，在亞閾值區域晶體管驅動電流和閾值電壓成指數關系，器件工藝偏差對存儲單元良率的影響也變得更具挑戰性，僅靠單純的調節器件尺寸已不能滿足設計需要。存儲單元結構設計成為亞閾值存儲電路平衡讀寫操作，協調各失效率，滿足設計的良率要求的關鍵。隨著半導體器件集成度的提高，特征尺寸的不斷縮小，必然引起靜態漏電流的增加。同時需要注意的是，存儲體的工作特性決定了其某些組成單元將長時間處于不工作的狀態(Standby?Operation)。考慮到存儲體的組成晶體管數量眾多，存儲體靜態能耗相應迅速增加進而降低產品的使用壽命和可靠性。因此，如何通過電路設計降低存儲體各存儲單元靜態漏電流同時保證設計性能，亦即在保證一定的工作電流的基礎上降低存儲單元漏電流，成為存儲體設計的重要研究方向之一。

發明內容

本發明要解決的問題是：存儲單元的亞閾值設計，受到工藝尺寸、工藝偏差的影響，需要能夠降低存儲體各存儲單元靜態漏電流同時保證設計性能的存儲單元電路，在保證一定的工作電流的基礎上降低存儲單元漏電流。

本發明的技術方案為：一種帶自適應漏電流切斷機制的存儲單元電路，設有四個PMOS管P1～P4及八個NMOS管N1～N8，所述晶體管構成雙端讀寫的亞閾值存儲單元電路，所述存儲單元電路連接在位線BL與位線之間；

其中，四個PMOS管的體端與電源電壓Vdd連接，八個NMOS管的體端接地；NMOS管N1的漏端和柵端分別與PMOS管P1的漏端和柵端連接在一起，組成第一反相器；NMOS管N2的漏端和柵端分別與PMOS管P2的漏端和柵端連接在一起，組成第二反相器；第一反相器與第二反相器連接成交叉耦合：NMOS管N1柵端、PMOS管P1的柵端、NMOS管N2的漏端以及PMOS管P2的漏端相連接，NMOS管N1的漏端、PMOS管P1的漏端、NMOS管N2的柵端以及PMOS管P2的柵端相連接；PMOS管P1、P2的源端與電源電壓Vdd連接，NMOS管N1的源端與PMOS管P3的源端連接，PMOS管P3的漏端接地，柵端與NMOS管N1的漏端及PMOS管P1的漏端連接；NMOS管N2的源端與PMOS管P4的源端連接，PMOS管P4的漏端接地，柵端與NMOS管N2及PMOS管P2的漏端連接；

NMOS管N1的柵端及PMOS管P1的柵端通過NMOS管N3與NMOS管N7的漏端連接：當NMOS管N1及PMOS管P1的柵端電位高于NMOS管N7漏端的電位時，NMOS管N3與NMOS管N1及PMOS管P1的柵端連接的一端為漏端，反之則為源端；NMOS管N7的源端接地，柵端與NMOS管N1及PMOS管P1的漏端連接；NMOS管N7的漏端還通過NMOS管N5與位線BL連接，當NMOS管N7的漏端電壓高于位線BL的電壓時，NMOS管N5與NMOS管N7漏端連接的一端為漏端，反之則為源端；