[發(fā)明專利]一種低缺失率、低缺失懲罰的緩存方法和裝置

有效

• 申請?zhí)枺?/td>: 201010622609.4
• 申請日: 2010-12-24
• 公開（公告）號: CN102110058A
• 公開（公告）日: 2011-06-29
• 發(fā)明（設(shè)計）人: 林正浩;任浩琪
• 申請（專利權(quán)）人: 上海芯豪微電子有限公司
• 主分類號: G06F12/08
• 分類號: G06F12/08
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術(shù)領(lǐng)域

本發(fā)明涉及集成電路及計算機(jī)領(lǐng)域。

背景技術(shù)

緩存(cache)的作用是將內(nèi)存(main?memory)中的一部分內(nèi)容復(fù)制在緩存中，使這些內(nèi)容能在短時間內(nèi)由處理器核(CPU?core)快速存取，以保證流水線的持續(xù)運(yùn)行。

現(xiàn)行緩存的尋址都基于以下方式，首先用地址中的索引(Index)段尋址讀出標(biāo)記存儲器(tag?memory)中的標(biāo)記(tag)同時用地址中索引段與塊內(nèi)位移段(offset)共同尋址讀出內(nèi)容存儲器(instruction?or?data?memory)中的內(nèi)容，若讀出的標(biāo)記與地址中的標(biāo)記段匹配則認(rèn)為緩存命中(hit)，讀出內(nèi)容有效。反之則認(rèn)為緩存缺失(miss)，讀出內(nèi)容無效。對多路組相聯(lián)，上述操作對各個路組并行同時進(jìn)行，檢測哪個路組命中，命中路組讀出的內(nèi)容為有效內(nèi)容。若都缺失(miss)，讀出內(nèi)容無效。緩存缺失之后緩存控制邏輯開始從下級存儲器取內(nèi)容(fill?after?miss)。

緩存缺失可分為三類狀況。一為啟動缺失(compulsory?miss)，二為組沖突缺失(conflict?miss)，三為容量限制缺失(capacity?miss)。現(xiàn)行緩存結(jié)構(gòu)運(yùn)行中除預(yù)取成功的小部分外，啟動缺失不可避免，況且預(yù)取也有不小的代價；多路組相聯(lián)受制于功耗及速度限制難以超過一定數(shù)目(因為組相聯(lián)緩存結(jié)構(gòu)要求將所有組由同一索引尋址的復(fù)數(shù)個內(nèi)容及標(biāo)識同時讀出并比較)，容積因要配合CPU核運(yùn)行速度也難以擴(kuò)大。所以有多層次緩存的設(shè)置，低層的緩存較高層的緩存容量大速度慢。

現(xiàn)代的緩存通常由復(fù)數(shù)路組相連的復(fù)數(shù)層次緩存構(gòu)成。

雖然有犧牲緩存(Victim?Cache)，跟蹤緩存(Trace?cache)，以及預(yù)取(Prefectch)(取一個緩存塊時把下一個緩存塊也取來放在緩存緩沖器(cache?buffer)或使用預(yù)取指令)等發(fā)明，因為日漸擴(kuò)大的處理器/存儲器速度鴻溝，現(xiàn)行體系結(jié)構(gòu)中緩存缺失仍是制約現(xiàn)代處理器性能提升的最嚴(yán)重瓶頸。

本發(fā)明公開了全新的方法與裝置從根本上解決上述困難。

發(fā)明內(nèi)容

本發(fā)明提出一種數(shù)字系統(tǒng)，所述數(shù)字系統(tǒng)包括一個處理器核和一個緩存控制單元。所述處理器核連接一個包含可執(zhí)行指令的第一存儲器和一個比第一存儲器速度更快的第二存儲器，且所述處理器用于執(zhí)行一條或多條存儲在第二存儲器中的可執(zhí)行指令。所述緩存控制單元連接第一存儲器、第二存儲器和處理器核，用于在處理器核執(zhí)行第一存儲器中的至少一條或多條指令之前將這一條或多條指令填充到第二存儲器中。此外，所述緩存控制單元進(jìn)一步能用于對正被從第一存儲器填充到第二存儲器的指令進(jìn)行審查，從而提取出至少包含分支(轉(zhuǎn)移)信息的指令信息，并根據(jù)提取出的指令信息建立復(fù)數(shù)條軌道，以及根據(jù)復(fù)數(shù)條指令軌道中的一條或多條軌道填充至少一條或多條指令。

本發(fā)明還提出一種用于輔助處理器核運(yùn)行的方法，所述處理器核連接一個包含可執(zhí)行指令的第一存儲器和一個比第一存儲器速度更快的第二存儲器。所述方法包括對正被從第一存儲器填充到第二存儲器的指令進(jìn)行審查，從而提取出至少包括分支信息的指令信息，根據(jù)提取出的指令信息建立復(fù)數(shù)條軌道，以及根據(jù)復(fù)數(shù)條指令軌道中的一條或多條軌道將至少一條或多條指令在被處理器核執(zhí)行前從第一存儲器填充到第二存儲器，使得處理器核能不依賴于第一存儲器獲取所述至少一條或多條指令。

本發(fā)明還提出一種用于緩存控制設(shè)備以控制處理器核緩存操作的方法。所述處理器核連接一個包含可執(zhí)行指令的第一存儲器和一個比第一存儲器速度更快的第二存儲器；且所述處理器核用于執(zhí)行一條或多條第二存儲器中可執(zhí)行指令。所述方法包括對正被從第一存儲器填充到第二存儲器的指令進(jìn)行審查，從被審查的指令中提取出指令信息。所述方法還包括在處理器核執(zhí)行分支點(diǎn)(轉(zhuǎn)移點(diǎn))前，根據(jù)提取的指令信息確定所述分支點(diǎn)，以及將對應(yīng)于分支點(diǎn)的分支目標(biāo)指令的指令段從第一存儲器填充到第二存儲器，使第二存儲器包含處理器核執(zhí)行所述分支點(diǎn)導(dǎo)致的任何指令。