[發明專利]LSI、鐵道用失效保護LSI、電子裝置、鐵道用電子裝置

無效

• 申請號: 201010621634.0
• 申請日: 2010-12-28
• 公開（公告）號: CN102110033A
• 公開（公告）日: 2011-06-29
• 發明（設計）人: 中三川哲明;島村光太郎;作山秀夫;竹原剛
• 申請（專利權）人: 株式會社日立制作所
• 主分類號: G06F11/16
• 分類號: G06F11/16;B61L23/00
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 朱丹

技術領域

本發明涉及內置了微處理器的半導體芯片，特別地涉及鐵道中的信號系統那樣需要高安全性的控制系統中所使用的半導體芯片。

背景技術

在鐵道中的信號系統那樣需要高安全性的控制系統中，根據“失效保護(フエ一ルセ一フ，fail?safe)”的思想來設計設備，使得即使在系統內的設備發生了異常時，也不會使系統陷入危險的狀態，而能夠在安全的狀態下停止。盡管在失效保護的實現中可靠地檢測設備的異常是必需的，但是，在使用了微處理器的控制系統中，通過對處理器進行多路復用(多重化)而相互監視來檢測處理器部的異常。

近年來，隨著半導體的高集成化，在一個LSI芯片內內置了兩個處理器，從而使得能夠進行動作比較。專利文獻1等記載了該比較方式。非專利文獻1記載了實際上作成1芯片失效保護LSI的例子。

專利文獻1：日本特開平6-161798號公報

非專利文獻1：K.Shimamura等：“A?Single-Chip?Fail-Safe?Microprocessor?with?Memory?Data?Comparison?Feature”，IEEE?12^th?Pacific?Rim?International?Symposium?on?Dependable?Computing(PRDC’06)(2006年12月18-20日)。

最近，半導體的高集成化更加進步，迄今，已經能夠將被外帶于芯片的周邊電路內置于芯片內。為了有效地利用高速動作的處理器的性能，需要在高速下外帶大容量的存儲器。

為了使多種周邊電路和高速外部存儲器等能夠連接在芯片上，需要增加芯片和內置了芯片的封裝的信號管腳數。由于周邊電路的動作頻率也高速化，就需要考慮信號管腳配置時配線延遲和電氣特性的差異。

另一方面，在現有技術中，從確保可靠性的觀點，言及了芯片內的處理器和比較電路的配置，但是，對于封裝的信號管腳配置和裝置基板的部件配置，沒有言及。而且，芯片的外部所連接的周邊電路也僅僅存在一種通用的總線，沒有考慮對多種周邊電路和高速外部存儲器的對應。

一般地，內置了處理器的LSI，為了在用途上保持通用性，在一個外部信號管腳上保持多個功能，根據需要來切換功能，具有設定了所謂管腳多路復用的信號管腳的情況也很多。由此，盡管能夠有效地使用數量被限定的信號管腳，但是對于在現有技術中失效保護LSI中的管腳多路復用，卻沒有考慮。

發明內容

本發明的目的是包括LSI芯片的周邊電路而使安全性和高性能化并存。

為了包括周邊電路而使安全性和高性能化并存，將與包括處理器的2個系統相關的信號管腳配置在封裝的對角即相互最離開的位置，并且在與2個系統相關的信號管腳之間配置與共同系統相關的信號管腳。在共同系統的周邊電路具有2個的情況下，在與具有2個位置的2個系統相關的信號之間的區域上配置與每1個的周邊電路相關的信號管腳。

發明效果

由于通過在與2個系統相關的信號管腳之間配置與共同系統相關的信號管腳，能夠使與2個系統相關的信號管腳的距離成為最大，因此能夠使由電磁噪聲等單一主要原因引起2個系統同時錯誤動作的可能性變得更小。

附圖說明

圖1是本發明的概要圖。

圖2是失效保護LSI的物理結構圖。

圖3是失效保護LSI的內部構成圖。

圖4是共同系統內部總線所連接的配線的概要圖。

圖5是共同系統內部總線的內部構成圖。

圖6是用于說明內部總線的動作的時序圖。

圖7是比較裝置的內部構成圖。

圖8是交變信號發生器的動作圖。

圖9是總線比較器的內部構成圖。

圖10是兩路復用控制電路的內部構成圖。

圖11是通用輸入輸出電路的內部構成圖。

圖12是用于說明LSI芯片內的邏輯電路布置和輸入輸出焊盤(パツド)配置的示意圖。

圖13是用于說明LSI的外部管腳配置的示意圖。

圖14是電子電路基板上的部件配置圖。

圖15是第二實施例的失效保護LSI的內部構成圖。

圖16是第二實施例的通用輸入輸出電路和管腳功能選擇器的內部構成圖。

圖17是用于說明第二實施例的LSI芯片內的邏輯電路布置和輸入輸出焊盤配置的示意圖。

圖18是用于說明第二實施例的LSI的外部管腳配置的示意圖。

圖19是具有不同的物理結構的失效保護LSI的概要圖。