[發明專利]帶有預放大器且互補輸入的循環折疊跨導運算放大器

無效

• 申請號: 201010621165.2
• 申請日: 2010-12-24
• 公開（公告）號: CN102035486A
• 公開（公告）日: 2011-04-27
• 發明（設計）人: 魏琦;程華斌;楊華中
• 申請（專利權）人: 清華大學
• 主分類號: H03F3/45
• 分類號: H03F3/45
• 代理公司: 北京眾合誠成知識產權代理有限公司 11246
• 代理人: 朱琨

1.帶有預放大器且互補輸入的循環折疊跨導運算放大器，其特征在于，含有預放大器電路，P型互補輸入電路及其所連接的偏置電壓晶體管對部分、N型偏置尾電流晶體管部分和共源共柵晶體管對部分，N型互補輸入電路及其所連接的N型偏置電壓晶體管部分、P型偏置尾電流晶體管部分和公園貢山晶體管對部分，其中：

預放大器電路，含有：第一NMOS管(N1)、第二NMOS管(N2)、第三NMOS管(N3)、第四NMOS管(N4)以及第五NMOS管(N5)，其中：

所述第五NMOS管(N5)的源級接地，柵極接N型第一偏置電壓(Vbn1)；

所述第一NMOS管(N1)的柵極和第二NMOS管(N2)的柵極依次各自接全差分信號(VINN)和(VINP)，該第一NMOS管(N1)、第二NMOS管(N2)的源級彼此相連后再接所述第五NMOS管(N5)的柵極；

所述第三NMOS管(N3)、第四NMOS管(N4)彼此柵極相連后接N型第零偏置電壓(Vbn0)，彼此漏極相連后接電源(VDD)，該第三NMOS管(N3)的源級與第一NMOS管(N1)的漏極相連，該第四NMOS管(N4)的源級與該第二NMOS管(N4)的漏極相連；

P型互補輸入支路，含有：第一PMOS管(P1)、第二PMOS管(P2)、第三PMOS管(P3)和第四PMOS管(P4)，該第一PMOS管(P1)和第二PMOS管(P2)的柵極互連后接所述第二NMOS管(N2)的漏極，該第三PMOS管(P3)和第四PMOS管(P4)的柵極互連后接第一NMOS管(N1)的漏極；

所述與P型互補輸入支路相連的P型偏置電壓晶體管部分，另第五PMOS管(P5)的源級接所述電源電壓(VDD)，柵極接P型第一偏置電壓(Vbp1)，而漏極與所述第一到第四共四個PMOS管(P1，P2，P3，P4)的源級相連；

與所述P型互補支路相連的N型偏置電流晶體管部分，含有：第六NMOS管(N6)、第七NMOS管(N7)、第八NMOS管(N8)和第九NMOS管(N9)，其中，所述第六到第九NMOS管(N6，N7，N8，N9)的源級互連接地，所述第六到第七共兩個NMOS管(N6，N7)的柵極互連后接所述第三PMOS管(P3)的漏極，所述第八、第九兩個NMOS管(N8，N9)的柵極互連后接所述第二PMOS管(P2)的漏極，所述第六NMOS管(N6)的漏極接第一PMOS管(P1)的漏極，所述第九NMOS管(N9)的漏極接第四PMOS管(P4)的漏極；

與所述P型互補支路相連的所述P型互補輸入支路的共源共柵晶體管對部分，含有：第十NMOS管(N10)、第十一NMOS管(N11)、第十二NMOS管(N12)、第十三NMOS管(N13)、第十四NMOS管(N14)和第十五NMOS管(N15)，其中，所述第十二NMOS管(N12)、第十三NMOS管(N13)兩者的柵極互聯后接N型第二偏置電壓(Vbn2)，所述第十NMOS管(N10)、第十一NMOS管(N11)兩者的柵極互連后接所述N型第二偏置電壓(Vbn2)，所述第十四NMOS管(N14)、第十五NMOS管(N15)兩者的柵極相連后接N型第三偏置電壓(Vbn3)，所述第十二NMOS管(N12)的漏極接所述第三PMOS管(P3)的漏極，該第十二NMOS管(N12)的漏極接所述第三PMOS管(P3)的漏極，該第十二NMOS管(N12)的源級接所述第七NMOS管(N7)的漏極，所述第十三NMOS管(N13)的漏極接所述第二PMOS管(P2)的漏極，該第十三NMOS管(N13)的源級接所述第八NMOS管(N8)的漏極，所述第十NMOS管(N10)的源級接所述第六NMOS管(N6)的漏極，所述第十一NMOS管(N11)的源級接所述第九NMOS管(N9)的漏極，所述第十NMOS管(P10)的漏極接第十四NMOS管(N14)的源級，所述第十一NMOS管(N11)的源級接所述第九NMOS關(N9)的漏極，該第十NMOS關(N11)的漏極接第十四NMOS管(N15)的源級；

N型互補輸入支路，含有：四個源級相連的NMOS管，表示為：第十六NMOS管(N16)、第十七NMOS(N17)管、第十八NMOS管(N18)與第十九NMOS管(N19)，其中，所述第十六NMOS管(N16)、第十七NMOS管(N17)兩者的柵極互連后連接在接所述第二NMOS管(N2)的漏極，第十八NMOS管(N18)、第十九NMOS管(N19)兩者的柵極互連后接所述第一NMOS管(N1)的漏極；

與所述N型互補輸入支路相連的偏置電壓晶體管部分，是第二十NMOS管(N20)，源級接地，柵極接共模控制信號(VCMFB)，漏極與所述第十六到第十九共四個NMOS管(N16，N17，N18，N19)的源級相連；

與所述N型互補支路相連的偏置尾電流晶體管部分，含有：第六PMOS管(P6)、第七PMOS管(P7)、第八PMOS管(P8)和第九PMOS管(P9)，各自源級互連后接所述電源電壓(VDD)；

與所述N型互補輸入支路相連的共源共柵晶體管對部分，含有：第十PMOS管(P10)、第十一PMOS管(P11)、第十二PMOS管(P12)和第十三PMOS管(P13)，第十四PMOS管(P15)和第十五PMOS管(P15)，其中，所述第十PMOS管(P10)、第十一PMOS管(P11)兩者的柵極相連后接P型第二偏置電壓(Vbp2)，所述第十二PMOS管(P12)、第十三PMOS管(P13)兩者的柵極相連后接所述P型第二偏置電壓(Vbp2)，該第十PMOS管(P10)的源級接第六PMOS管(P6)的漏極，該第十一PMOS管(P11)的源級接第九PMOS管(P9)的漏極，該第十二PMOS管(P12)的源級接第七PMOS管(P7)的漏極，該第十三PMOS管(P13)的源級接第八PMOS管(P8)的漏極，該第十二PMOS管(P12)的漏極同時接至所述第六、第七兩個PMOS管(P6，P7)的柵極和所述第十八NMOS管(N18)的漏極，該第十三PMOS管(P13)的漏極同時接到所述第八、第九PMOS管(P8，P9)的柵極和所述第十七NMOS管(N17)的漏極，所述第十四、第十五兩個PMOS管(P14，P15)的柵極互連后接P型第三偏置電壓(Vbp3)，該第十四PMOs管(P14)的漏極和所述第十四NMOS管(N14)的漏極相連后接第三全差分信號(VOUTP)，該第十五PMOS管(P15)的漏極和所述第十五NMOS管(N15)的漏極相連后接第四全差分信號(VOUTN)，該第十四PMOS管(P14)的源級和第十PMOS管(P10)的漏極相連，該第十五PMOS管(P15)的源級和第十一PMOS管(P11)的漏極相連。