[發(fā)明專利]一種流量統(tǒng)計裝置、芯片以及設備

有效

• 申請?zhí)枺?/td>: 201010617860.1
• 申請日: 2010-12-31
• 公開（公告）號: CN102571477A
• 公開（公告）日: 2012-07-11
• 發(fā)明（設計）人: 周毅華;江津;葉晶
• 申請（專利權）人: 深圳市恒揚科技有限公司
• 主分類號: H04L12/26
• 分類號: H04L12/26;H04L12/24;H04L12/56
• 代理公司: 深圳中一專利商標事務所 44237
• 代理人: 張全文

1.一種流量統(tǒng)計裝置，其特征在于，所述流量統(tǒng)計裝置包括：

物理接口流量統(tǒng)計電路，邏輯通道流量統(tǒng)計電路以及存儲模塊；

其中，所述物理接口流量統(tǒng)計電路，用于統(tǒng)計整個物理接口的流量數(shù)據(jù)，并將統(tǒng)計后的流量數(shù)據(jù)向所述存儲模塊輸出；

所述邏輯通道流量統(tǒng)計電路，用于分別統(tǒng)計各個邏輯通道的流量數(shù)據(jù)，并將統(tǒng)計后的流量數(shù)據(jù)向所述存儲模塊輸出；

所述存儲模塊，用于存儲整個物理接口的流量數(shù)據(jù)以及各個邏輯通道的流量數(shù)據(jù)，并在CPU需要時，向CPU輸出上述流量數(shù)據(jù)。

2.如權利要求1所述的流量統(tǒng)計裝置，其特征在于，所述物理接口包括芯片與外部的接口，以及芯片內(nèi)部各個模塊之間的接口。

3.如權利要求1所述的流量統(tǒng)計裝置，其特征在于，所述邏輯通道包括物理接口內(nèi)的子通道，以及物理接口內(nèi)傳輸?shù)钠渌愋偷倪壿嬜蛹?/p>

4.如權利要求1所述的流量統(tǒng)計裝置，其特征在于，所述物理接口流量統(tǒng)計電路包括物理接口流量累加器以及物理接口累加值寄存器；

其中，所述物理接口流量累加器，用于將物理接口當前周期的流量數(shù)據(jù)與新增的流量數(shù)據(jù)累加后，將物理接口的流量數(shù)據(jù)輸出至所述物理接口累加值寄存器；

所述物理接口累加值寄存器，用于存儲物理接口的流量數(shù)據(jù)，并向所述物理接口流量累加器輸出物理接口當前周期的流量數(shù)據(jù)，以及向所述存儲模塊輸出物理接口的流量數(shù)據(jù)。

5.如權利要求1所述的流量統(tǒng)計裝置，其特征在于，所述邏輯通道流量統(tǒng)計電路包括通道號/地址轉換單元，數(shù)據(jù)延遲單元，邏輯通道流量累加器以及存儲器RAM1；

其中，所述通道號/地址轉換單元，用于將各邏輯通道號轉換成存儲地址，并將所述存儲地址送入所述存儲器RAM1；

所述數(shù)據(jù)延遲單元，用于將邏輯通道新增的流量數(shù)據(jù)延遲一個時鐘周期后，輸出至所述邏輯通道流量累加器；

所述邏輯通道流量累加器，用于將各邏輯通道當前的流量數(shù)據(jù)與新增的流量數(shù)據(jù)分別累加后，將各邏輯通道的流量數(shù)據(jù)輸出至所述存儲器RAM1；

所述存儲器RAM1，用于根據(jù)所述通道號/地址轉換單元輸出的存儲地址存儲各邏輯通道的流量數(shù)據(jù)，并向所述邏輯通道流量累加器輸出各邏輯通道當前的流量數(shù)據(jù)，以及向所述存儲模塊輸出各邏輯通道當前周期的流量數(shù)據(jù)。

6.如權利要求1所述的流量統(tǒng)計裝置，其特征在于，所述存儲模塊為隨機存取存儲器。

7.如權利要求1所述的流量統(tǒng)計裝置，其特征在于，所述流量統(tǒng)計裝置還包括定時刷新電路，用于根據(jù)選定的統(tǒng)計周期，將所述物理接口流量統(tǒng)計電路以及所述邏輯通道流量統(tǒng)計電路的流量數(shù)據(jù)向所述存儲模塊輸出，并刷新所述物理接口流量統(tǒng)計電路以及所述邏輯通道流量統(tǒng)計電路的流量數(shù)據(jù)。

8.一種包含如權利要求1至7任一項所述的流量統(tǒng)計裝置的芯片。

9.一種包含如權利要求1至7任一項所述的流量統(tǒng)計裝置的設備。