[發(fā)明專利]存儲陣列和存儲系統(tǒng)及數(shù)據(jù)訪問方法

有效

• 申請?zhí)枺?/td>: 201010615960.0
• 申請日: 2010-12-30
• 公開（公告）號: CN102063274A
• 公開（公告）日: 2011-05-18
• 發(fā)明（設計）人: 楊繼濤;周偉臺
• 申請（專利權(quán)）人: 成都市華為賽門鐵克科技有限公司
• 主分類號: G06F3/06
• 分類號: G06F3/06
• 代理公司: 深圳市深佳知識產(chǎn)權(quán)代理事務所(普通合伙) 44285
• 代理人: 彭愿潔;李文紅

1.一種存儲設備數(shù)據(jù)訪問方法，其特征在于，包括：

將從用戶接口芯片輸入的數(shù)據(jù)通過快速外設組件互聯(lián)PCIE鏈路傳遞到非易失性存儲裝置，所述用戶接口芯片和所述非易失性存儲裝置連接到PCIE鏈路，所述非易失性存儲裝置包括內(nèi)存和非易失性存儲介質(zhì)；

將所述數(shù)據(jù)寫入所述非易失性存儲裝置的內(nèi)存中；

將寫入所述非易失性存儲裝置的內(nèi)存中的數(shù)據(jù)，寫入到所述非易失性存儲介質(zhì)。

2.根據(jù)權(quán)利要求1所述的方法，其特征在于，

所述將從用戶接口芯片輸入的數(shù)據(jù)通過快速外設組件互聯(lián)PCIE鏈路傳遞到非易失性存儲裝置，包括：

中央處理器CPU將從用戶接口芯片輸入的數(shù)據(jù)，通過PCIE鏈路寫入到非易失性存儲裝置的PCIE總線存儲Memory窗口地址；其中，所述非易失性存儲裝置為分配了PCIE總線Memory窗口地址空間的存儲設備。

3.根據(jù)權(quán)利要求2所述的方法，其特征在于，

所述方法還包括：

CPU通過控制指令將所述PCIE總線Memory窗口地址與固態(tài)硬盤的邏輯存儲空間地址的對應關系，通知所述非易失性存儲裝置；

所述非易失性存儲裝置還包括控制器，所述將所述數(shù)據(jù)寫入所述非易失性存儲裝置的內(nèi)存中；將寫入所述非易失性存儲裝置的內(nèi)存中的數(shù)據(jù)，寫入到所述非易失性存儲介質(zhì)，包括：

所述非易失性存儲裝置的控制器將所述數(shù)據(jù)寫入所述非易失性存儲裝置的內(nèi)存中；并根據(jù)所述PCIE總線Memory窗口地址與非易失性存儲裝置的邏輯存儲空間地址的對應關系，以及所述非易失性存儲裝置的邏輯存儲空間地址和物理存儲空間地址的映射對應關系，將寫入所述非易失性存儲裝置的內(nèi)存中的數(shù)據(jù)，對應寫入到所述非易失性存儲介質(zhì)。

4.根據(jù)權(quán)利要求1至3任一項所述的方法，其特征在于，所述方法還包括：

將所述非易失性存儲介質(zhì)中存儲的數(shù)據(jù)讀取到所述非易失性存儲裝置的內(nèi)存中；

將讀取到所述非易失性存儲裝置的內(nèi)存中的數(shù)據(jù)通過PCIE鏈路傳遞到用戶接口芯片；或者，將讀取到所述非易失性存儲裝置的內(nèi)存中的數(shù)據(jù)通過PCIE鏈路傳遞給CPU處理。

5.根據(jù)權(quán)利要求1至3任一項所述的方法，其特征在于，將所述數(shù)據(jù)寫入所述非易失性存儲裝置的內(nèi)存中，包括：

判斷所述非易失性存儲裝置的內(nèi)存中是否已緩存有與用戶接口芯片輸入的數(shù)據(jù)相同的第二數(shù)據(jù)，若沒有；則將所述用戶接口芯片輸入的數(shù)據(jù)寫入所述非易失性存儲裝置的內(nèi)存；若有，則將所述第二數(shù)據(jù)作為寫入到非易失性存儲裝置的內(nèi)存中的所述用戶接口芯片輸入的數(shù)據(jù)。

6.一種存儲陣列，其特征在于，包括：

中央處理器CPU、用戶接口芯片、快速外設組件互聯(lián)PCIE交換芯片以及一個或多個非易失性存儲裝置；

其中，PCIE交換芯片將CPU、用戶接口芯片和非易失性存儲裝置連接到PCIE鏈路；所述非易失性存儲裝置包括內(nèi)存和非易失性存儲介質(zhì)；

所述CPU，用于控制將從所述用戶接口芯片輸入的數(shù)據(jù)通過PCIE鏈路傳遞到所述非易失性存儲裝置；

所述非易失性存儲裝置，用于將所述數(shù)據(jù)寫入所述非易失性存儲裝置的內(nèi)存中；將寫入所述非易失性存儲裝置的內(nèi)存中的數(shù)據(jù)，寫入所述非易失性存儲介質(zhì)。

7.根據(jù)權(quán)利要求6所述的存儲陣列，其特征在于，所述非易失性存儲裝置為分配了PCIE總線Memory窗口地址空間的存儲設備；

所述CPU具體用于，控制將從用戶接口芯片輸入的數(shù)據(jù)通過PCIE鏈路寫入到所述非易失性存儲裝置的PCIE總線Memory窗口地址。

8.根據(jù)權(quán)利要求7所述的存儲陣列，其特征在于，

所述CPU還用于，通過控制信令將所述PCIE總線Memory窗口地址與非易失性存儲裝置的邏輯存儲空間地址的對應關系，通知所述非易失性存儲裝置；

所述非易失性存儲裝置還包括控制器，所述控制器，用于將所述數(shù)據(jù)寫入所述非易失性存儲裝置的內(nèi)存中；并根據(jù)所述PCIE總線Memory窗口地址與非易失性存儲裝置的邏輯存儲空間地址的對應關系，以及所述非易失性存儲裝置的邏輯存儲空間地址和物理存儲空間地址的映射對應關系，將寫入所述非易失性存儲裝置的內(nèi)存中的數(shù)據(jù)，對應寫入到所述非易失性存儲介質(zhì)。