[發明專利]一種DDR控制器及其實現方法和芯片

有效

• 申請號: 201010612846.2
• 申請日: 2010-12-29
• 公開（公告）號: CN102543159A
• 公開（公告）日: 2012-07-04
• 發明（設計）人: 王宏斌
• 申請（專利權）人: 炬才微電子(深圳)有限公司
• 主分類號: G11C11/4063
• 分類號: G11C11/4063
• 代理公司: 深圳中一專利商標事務所 44237
• 代理人: 張全文

技術領域

本發明屬于雙倍數據速率同步動態隨機訪問存儲器DDR?SDRAM(Doubledata?rate?Synchronous?dynamic?random?access?memory)控制器技術領域，尤其涉及一種DDR控制器及其實現方法和芯片。

背景技術

DDR?SDRAM控制器(在本申請文件中簡稱“DDR控制器”)的設計要支持DDR器件最基本、最常用的命令，包括ACTIVE(激活命令)，READ(讀命令)，WRITE(寫命令)，PRECHARGE(預充電命令)。其中ACTIVE和PRECHARGE會產生額外的帶寬消耗，是影響DDR器件帶寬的關鍵因素，請參閱圖1，圖中給出了基本的DDR傳輸時序圖。DDR器件內部的存儲單元是由Bank(塊)、Row(行)、Col(列)組合成的矩陣單元，因此要訪問某個Bank內由Row、Col選中的存儲體，首先要發送ACTIVE命令來激活該Bank、Row，然后才能發送READ/WRITE命令并伴隨要訪問的Col，在滿足相應的時間參數后DDR器件才將相應的數據送到DQ(數據線)端口上。如果第一個讀/寫命令后又有第二個讀/寫命令，根據該命令所要訪問的Bank、Row不同，DDR控制器處理可能出現的三種情況：

(1)第二個命令與第一個命令訪問相同的Bank、Row，直接發送READ/WRITE命令即可，請參閱圖2。

(2)第二個命令與第一個命令訪問相同的Bank，不同的Row，則首先要用PRECHARGE命令關閉第一個命令所訪問的Row，然后再用ACTIVE命令激活第二個命令所訪問的Row，最后才能發送READ/WRITE命令，請參閱圖3。

(3)第二個命令與第一個命令訪問不同的Bank、Row，那么首先要用ACTIVE命令激活第二個命令所訪問的Bank、Row，然后發送READ/WRITE命令。與第二種情況不同的是少了一個PRECHARGE命令，請參閱圖4。

從第二種和第三種情況可以看到，由于額外的PRECHARGE和ACTIVE命令的插入使得DQ上的數據不再連續，從而造成帶寬上的浪費。通常DDR控制器的設計都是串行執行命令的，即前一個命令完成后，下一個命令才開始解析，因此會產生帶寬浪費現象。

發明內容

本發明實施例的目的在于提供一種DDR控制器的實現方法，旨在解決現有技術中的PRECHARGE和ACTIVE命令的插入會造成帶寬浪費的問題。

本發明實施例是這樣實現的，一種DDR控制器的實現方法，所述方法包括下述步驟：

同時解析緩存的多個命令；

預判所述解析的每一命令訪問的地址的Bank和Row與當前正在執行的命令的地址Bank和Row的關系，將PRECHARGE命令和ACTIVE命令提前發送。

本發明實施例還提供了一種DDR控制器，所述控制器包括：

命令解析單元，用于同時解析緩存的多個命令；

命令發送單元，用于預判所述命令解析單元解析的每一命令訪問的地址的Bank和Row與當前正在執行的命令的地址Bank和Row的關系，將PRECHARGE和ACTIVE提前發送。

本發明實施例還提供了一種芯片，所述芯片包含上述DDR控制器。

本發明實施例通過同時解析緩存的多個命令，并預判上述解析的每一命令訪問的地址的Bank和Row與當前正在執行的命令的地址Bank和Row的關系，將PRECHARGE命令和ACTIVE命令提前發送，使得原來串行發送的PRECHARGE命令和ACTIVE命令可以提前以并行的掩蔽在READ或者WRITE等期間，充分利用了DDR器件的帶寬。

附圖說明

圖1是現有技術DDR傳輸的時序圖；

圖2是現有技術相同Bank，相同Row的DDR傳輸時序圖；

圖3是現有技術相同Bank，不同Row的DDR傳輸時序圖；

圖4是現有技術不同Bank的DDR傳輸時序圖；

圖5是本發明實施例一提供的DDR控制器的實現方法的實現流程圖；

圖6是本發明實施例二提供的串行發送PRECHARGE命令和ACTIVE命令的時序圖；

圖7是本發明實施例二提供的并行提前發送PRECHARGE命令和ACTIVE命令的時序圖；

圖8是本發明實施例三提供的狀態轉換機的狀態轉換圖的示意圖；

圖9是本發明實施例四提供的DDR控制器的結構圖。

具體實施方式