[發明專利]一種基于功耗庫的大規模數字集成電路功耗動態評估裝置

無效

• 申請號: 201010610289.0
• 申請日: 2010-12-23
• 公開（公告）號: CN102147822A
• 公開（公告）日: 2011-08-10
• 發明（設計）人: 田新華;姚榮;吳越
• 申請（專利權）人: 上海高性能集成電路設計中心
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術領域

本發明涉及一種大規模數字集成電路的功耗評估技術。

背景技術

隨著半導體工藝的進步，半導體器件的尺寸不斷縮小，相同面積的芯片上能夠集成越來越多的晶體管，因而數字集成電路的規模也越做越大，其工作頻率也越來越高，這使得功耗成為制約數字集成電路設計的關鍵問題之一。而要設計低功耗的數字集成電路，首先需要對數字集成電路的功耗進行評估。

目前對數字集成電路的功耗進行評估的技術分為靜態評估和動態評估兩種。靜態評估是根據電路的邏輯功能和輸入信號的概率統計特性對電路中各節點的狀態轉換概率進行估計，從而計算出電路的平均功耗。靜態評估的速度很快，但是精度不高。動態評估是通過給電路的功耗模型提供輸入向量激勵進行模擬仿真來計算電路在此輸入激勵下的功耗。動態評估的計算速度依賴于被仿真電路的規模大小，以及所采用電路模型的精細程度。當前在工業界得到廣泛認可并使用的高精度電路模擬器HSPICE在模擬電路時，由于使用十分精細的電路模型，因此仿真精度非常高。但是由于使用的模型非常精細，導致對于稍大規模的電路，它的仿真速度非常慢，因此難以應用于大規模數字集成電路的功耗仿真。而其他的可用于動態評估電路功耗的晶體管級模擬器如hsim，Powermill等，由于使用了更為精簡的電路模型，雖可用于大規模數字集成電路的功耗仿真，但由于每個時鐘周期依然需要更短時間步長的多次仿真計算迭代，因此計算速度依然相當的慢。而對于Vstorm等可以使用靜態評估技術評估電路功耗的EDA工具雖然評估速度快，但其評估功耗的精度不高。

發明內容

本發明要解決的技術問題是在大規模集成電路的設計過程中，提供一種功耗動態評估裝置對電路的功耗進行精準快速的評估。

為解決上述技術問題，本發明的基于功耗庫的大規模數字集成電路功耗的動態評估裝置是采用如下技術方案實現的：

所述裝置由功耗庫構建模塊(01)和功耗評估模塊(02)組成，所述裝置首先將大規模數字集成電路看成是由許多種基本單元電路的若干個實例以及這些實例之間的互連線組成的，這樣整個電路的功耗就是由所有基本單元電路實例的功耗之和再加上所有基本單元電路實例之間互連線信號翻轉消耗的功耗之總和。

為得到每一個基本單元電路實例的功耗，所述裝置首先需要得到每一種基本單元電路在各種輸入激勵下的功耗，這項功能通過所述裝置的功耗庫構建模塊(01)來實現。所述裝置的功耗庫構建模塊(01)又由電路分析模塊(15)，功耗模型構建模塊(16)，激勵生成模塊(19)，功耗仿真模塊(17)，仿真結果分析模塊(18)等5個子模塊構成。所述裝置的功耗庫構建模塊(01)中的電路分析子模塊(15)通過分析電路的門級網表(03)，得到電路所使用的各種基本單元電路的列表(04)，然后所述功耗庫構建模塊(01)中的功耗模型構建子模塊(16)在電路的設計庫中檢索該列表中每一種基本單元電路，獲取該基本單元電路的端口和存儲節點信息(05)，并分別自動構建每個基本電路單元的功耗模型(06)，該功耗模型構建子模塊(16)能夠自動對數字電路中所有已知的下述類型的基本單元電路，包括，各種靜態組合邏輯單元，動態多米諾邏輯單元，動態預充單元，靜態時序單元，動態時序單元，動態存儲單元，靜態存儲單元，門控時鐘單元，CAM單元，帶敏感放大器的SRAM陣列單元等進行功耗模型構建。所述功耗庫構建模塊(01)中的激勵生成子模塊(19)則根據該基本單元電路的端口和存儲節點信息(05)為該基本單元電路功耗模型(06)自動產生輸入向量及存儲節點初始化信息(07)，然后所述功耗庫構建模塊(01)中的功耗仿真模塊(17)通過HSPICE對該基本單元電路功耗模型(06)在各種輸入向量和存儲節點初始狀態情況下的功耗進行精確地仿真分析，仿真過程還需要配置基本單元電路的工作電壓、工作頻率和環境溫度。由于每一個基本單元電路的規模很小，其端口數與存儲節點數也很少，雖然自動創建的基本單元電路模型非常精細，因此也能在很短的時間內用HSPICE仿真得到此基本單元電路在各種輸入和存儲節點翻轉情況下功耗的精確值，通過所述功耗庫構建模塊(01)中的仿真結果分析子模塊(18)對仿真結果進行分析提取，就能夠得到包含了電路中各種基本單元電路在各種輸入激勵及存儲節點初始狀態下的功耗精確值，并將其寫入基本單元電路功耗庫(09)，并提供給所述裝置中的功耗評估模塊(02)。