[發(fā)明專利]用于判斷序列數(shù)中是否存在多于1個1的電路裝置

有效

• 申請?zhí)枺?/td>: 201010609947.4
• 申請日: 2010-12-23
• 公開（公告）號: CN102566962A
• 公開（公告）日: 2012-07-11
• 發(fā)明（設(shè)計）人: 任浩琪;熊振亞;林正浩
• 申請（專利權(quán)）人: 同濟(jì)大學(xué)
• 主分類號: G06F7/02
• 分類號: G06F7/02
• 代理公司: 上海科盛知識產(chǎn)權(quán)代理有限公司 31225
• 代理人: 趙繼明

技術(shù)領(lǐng)域

本發(fā)明涉及一種集成電路的數(shù)據(jù)處理技術(shù)，尤其是涉及一種用于判斷序列數(shù)中是否存在多于1個1的電路裝置。

背景技術(shù)

隨著工藝的進(jìn)步，集成電路的設(shè)計能力也越來越強(qiáng)大，對運(yùn)算能力的要求也越來越高，特別是在處理器(CPU)的地址翻譯旁路緩沖(TLB)中，要快速判斷出頁表中是否有兩個及以上的相同表項(xiàng)(Entry)存在。由于軟件支持在頁表中同時出現(xiàn)兩個相同的表項(xiàng)，而在讀取時只能有一個表項(xiàng)存在，所以就需要有一種方法能夠快速判斷表項(xiàng)中是否有兩個相同的表項(xiàng)存在。現(xiàn)有的解決方法是對將每個表項(xiàng)與標(biāo)簽比較以后得到的結(jié)果進(jìn)行編碼，然后與‘1’進(jìn)行比較，如果編碼的結(jié)果小于等于‘1’，表明頁表中最多有一個表項(xiàng)存在；如果大于等于2，表明頁表中至少有兩個及以上的相同表項(xiàng)存在。這種方法在表項(xiàng)數(shù)比較小時有其存在的意義，但當(dāng)表項(xiàng)數(shù)目比較大時，這種判斷方法就存在明顯缺陷，由于其要經(jīng)過編碼和比較兩個步驟，速度比較慢，面積也比較大。考慮到速度與面積的最優(yōu)化，提出一種可配置的快速判斷的方法。

發(fā)明內(nèi)容

本發(fā)明的目的就是為了克服上述現(xiàn)有技術(shù)存在的缺陷而提供一種可配置、判斷速度快、面積小的用于判斷序列數(shù)中是否存在多于1個1的電路裝置。

本發(fā)明的目的可以通過以下技術(shù)方案來實(shí)現(xiàn)：

一種用于判斷序列數(shù)中是否存在多于1個1的電路裝置，其特征在于，包括第一模塊、第二模塊、第三模塊，所述的第一模塊的輸出與第二模塊的輸入連接，所述的第二模塊的輸出與第三模塊的輸入連接；

所述的第一模塊將輸入的序列數(shù)進(jìn)行分組，將序列數(shù)中設(shè)定個數(shù)的數(shù)分成一組，每組產(chǎn)生一個兩位信號并將這兩位信號傳輸?shù)诙K；

所述的第二模塊將第一模塊的每組輸出兩位信號進(jìn)行分組，每組個數(shù)與第一模塊相同，每組產(chǎn)生一個兩位信號并將這兩位信號傳輸個第三模塊；

所述的第三模塊根據(jù)輸入的信號進(jìn)行邏輯判斷是否存在多于1個‘1’。

所述的設(shè)定個數(shù)為四個。

所述的兩位信號4種狀態(tài)中的3種狀態(tài)分別代表輸入信號全為‘0’、一個‘1’和兩個及以上‘1’三種狀態(tài)。

所述的第一模塊包括四個輸入端口、二個輸出端口、四個與非門電路、四個或非門電路，所述的四個輸入端口為一A、一B、一C、一D，所述的二個輸出端口為一X、一Y，所述的四個與非門電路和四個或非門電路組成的邏輯關(guān)系如下：

一X＝一A+一B+一C+一D

一Y＝(一A+一B)·(一C+一D)+一A一B+一C一D。

所述的第二模塊包括包括四個輸入端口、二個輸出端口、二個與非門電路、一個或非門電路、一個非門電路，所述的四個輸入端口為二A、二B、二C、二D，所述的二個輸出端口為二X、二Y，所述的二個與非門電路、一個或非門電路、一個非門電路組成的邏輯關(guān)系如下：

二X＝二A二C

二Y＝二A二C+二B+二D。

所述的第二模塊包括包括四個輸入端口、一個輸出端口、二個與非門電路、一個或非門電路，所述的四個輸入端口為三A、三B、三C、三D，所述的一個輸出端口為三Y，所述的二個與非門電路、一個或非門電路組成的邏輯關(guān)系如下：

三Y＝三A三B+三C+三D。

與現(xiàn)有技術(shù)相比，本發(fā)明具有以下優(yōu)點(diǎn)：

1、不需要對表項(xiàng)的比較結(jié)果進(jìn)行編碼及對編碼后得到的數(shù)值進(jìn)行判斷，而是直接采用快速收斂的方法產(chǎn)生結(jié)果，具有可配置、判斷速度快、面積小的特點(diǎn)。

2、特別是在表項(xiàng)數(shù)目比較多時，在判斷速度和實(shí)現(xiàn)面積上都有明顯的優(yōu)勢。

3、此外，當(dāng)表項(xiàng)數(shù)目增加時，根據(jù)本發(fā)明提出的方法，能很方便地對電路裝置進(jìn)行擴(kuò)展，以適應(yīng)新的表項(xiàng)數(shù)目。

附圖說明

圖1為本發(fā)明的結(jié)構(gòu)結(jié)構(gòu)示意圖；

圖2為本發(fā)明第一模塊的電路結(jié)構(gòu)示意圖；

圖3為本發(fā)明第二模塊的電路結(jié)構(gòu)示意圖；

圖4為本發(fā)明第三模塊的電路結(jié)構(gòu)示意圖。

具體實(shí)施方式

下面結(jié)合附圖和具體實(shí)施例對本發(fā)明進(jìn)行詳細(xì)說明。

實(shí)施例

如圖1所示，一種用于判斷序列數(shù)中是否存在多于1個1的電路裝置，包括第一模塊101、第二模塊102、第三模塊103，所述的第一模塊101的輸出與第二模塊102的輸入連接，所述的第二模塊102的輸出與第三模塊103的輸入連接；

所述的第一模塊101將輸入的序列數(shù)進(jìn)行分組，將序列數(shù)中4個數(shù)的數(shù)分成一組，每組產(chǎn)生一個兩位信號并將這兩位信號傳輸?shù)诙K102；