[發明專利]用于可調輸出數控電源中的高速低耗數字脈寬調制器

無效

• 申請號: 201010604469.8
• 申請日: 2010-12-24
• 公開（公告）號: CN102064805A
• 公開（公告）日: 2011-05-18
• 發明（設計）人: 時龍興;王青;常昌遠;徐申;孫偉鋒;陸生禮
• 申請（專利權）人: 東南大學
• 主分類號: H03K7/08
• 分類號: H03K7/08
• 代理公司: 南京天翼專利代理有限責任公司 32112
• 代理人: 湯志武

1.一種用于可調輸出數控電源中的高速低耗數字脈寬調制器，包括：計數比較-延遲混合電路(1)和輸出邏輯電路(2)，其特征是，所述的輸出邏輯電路(2)包括第二比較器(21)、RS觸發器(22)、第一選擇器(23)及第二選擇器(24)，所述第一選擇器(23)的一個輸入端與所述計數比較-延遲混合電路(1)的計數比較輸出端連接，第一選擇器(23)的輸出端與RS觸發器(22)的復位端R連接，RS觸發器(22)的置位端S與所述計數比較-延遲混合電路(1)的延遲信號輸出端連接，RS觸發器(22)的輸出端與第二選擇器(24)的一個輸入端連接，第二選擇器(24)的另一個輸入端上連接有預調節邏輯電路(3)，所述的預調節邏輯電路(3)包括分頻器(31)、選通器(32)、第二計數器(33)以及第三比較器(34)，所述分頻器(31)的輸入端用于輸入時鐘信號(clk)，分頻器(31)的輸出端與第二計數器(33)的輸入端連接，第二計數器(33)的輸出端與第三比較器(34)的B端連接，所述選通器(32)的輸入端用于輸入預調固定占空比命令信號(V_ref)，選通器(32)的輸出端與第三比較器(34)的A端連接，第三比較器(34)的第一輸出端與輸出邏輯電路(2)中的第二選擇器(24)的一個輸入端連接，第三比較器(34)的第二輸出端連接有門控時鐘邏輯電路(4)，當第三比較器(34)A端的數值大于B端的數值，則第三比較器(34)的第一輸出端輸出高電平，第三比較器(34)的第二輸出端輸出低電平，否則，第三比較器(34)的第一輸出端輸出低電平，第三比較器(34)的第二輸出端輸出高電平，所述第二比較器(21)的B端用于輸入占空比高位控制命令，所述第二比較器(21)的A端與預調節邏輯電路(3)中的選通器(32)的輸出端連接，當第二比較器(21)A端的數值大于B端的數值，則第二比較器(21)輸出高電平，否則，第二比較器(21)輸出低電平，并且，所述的第二比較器(21)輸出信號作為第二選擇器(24)的控制信號，當第二比較器(21)輸出高電平時，第二選擇器(24)輸出第三比較器(34)的第一輸出端信號，當第二比較器(21)輸出低電平時，第二選擇器(24)輸出RS觸發器(22)的輸出信號，所述第一選擇器(23)的另一個輸入端與所述預調節邏輯電路(3)中第三比較器(34)的第一輸出端連接，第一選擇器(23)的控制端與所述預調節邏輯電路(3)中選通器(32)的輸出端連接，當選通器(32)輸出為全零時，第一選擇器(23)輸出所述計數比較-延遲混合電路(1)的計數比較輸出端數據，當選通器(32)輸出為非全零時，第一選擇器(23)輸出所述預調節邏輯電路(3)中第三比較器(34)的第一輸出端的數據，所述門控時鐘邏輯電路(4)的第一輸入端與第三比較器(34)的第一輸出端連接，門控時鐘邏輯電路(4)的第二輸入端與第三比較器(34)的第二輸出端連接，門控時鐘邏輯電路(4)的第三輸入端用于輸入時鐘信號(clk)，并與所述分頻器(31)的輸入端連接，門控時鐘邏輯電路(4)的輸出端與所述計數比較-延遲混合電路(1)中的第一計數器(11)的時鐘端連接。

2.根據權利要求1所述的用于可調輸出數控電源中的高速低耗數字脈寬調制器，其特征在于，所述計數比較-延遲混合電路(1)包括第一計數器(11)、第一比較器(12)、延遲單元組(13)以及多路選擇器(14)，所述第一計數器(11)的復位端與所述預調節邏輯電路(3)的第三比較器(34)的第一輸出端相連，第一比較器(12)的A輸入端與所述第一計數器(11)的輸出端相連，第一比較器(12)的B輸入端用于輸入占空比低位控制命令，當第一比較器(12)A端的數值大于B端的數值，則第一比較器(12)輸出高電平，否則，第一比較器(12)輸出低電平，所述第一比較器(12)的輸出端為計數比較-延遲混合電路(1)的計數比較輸出端并與所述延遲單元組(13)的輸入端連接，延遲單元組(13)的多路輸出信號作為所述多路選擇器(14)的多路輸入，所述多路選擇器(14)的選擇端用于輸入占空比最低位控制命令，多路選擇器(14)的輸出為計數比較-延遲混合電路(1)的延遲信號輸出端。