[發明專利]層間電介質層的平面化方法

有效

• 申請號: 201010601744.0
• 申請日: 2010-12-22
• 公開（公告）號: CN102543839A
• 公開（公告）日: 2012-07-04
• 發明（設計）人: 殷華湘;徐秋霞;孟令款;楊濤;陳大鵬
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L21/768
• 分類號: H01L21/768;H01L21/762;H01L21/76
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 王波波

技術領域

本發明涉及半導體器件的制造方法，具體地，涉及層間電介質(ILD)層的平面化方法。

背景技術

在集成電路的互連技術中，通常采用ILD層隔開金屬布線層和半導體器件的有源層，并采用穿過ILD層的導電通道實現金屬布線和半導體器件的有源區之間的電連接。

平整表面的ILD層有利于隨后層的沉積和圖案化，并且有利于金屬布線與下層的半導體器件之間的電絕緣，有利于多次金屬布線互連的形成，而且由于不含有孔洞等缺陷而提高了半導體器件的機械強度和可靠性。

為了形成平整表面的ILD層，在沉積ILD層之后，還需要對ILD層進行化學機械平面化(CMP)處理，從而使得制造工藝的復雜性和成本增加，特別是在隔離超小柵長的柵疊層結構的第一層隔離層上。

代替CMP處理，可以采用沉積共形絕緣層的方法，例如低溫氧化物(LTO)層和位于LTO層上的旋涂玻璃(SOG)層的雙層結構的ILD層結構，其中LTO層在大面積的晶片上形成共形的覆蓋層，而SOG層進一步填充了表面形貌上的凹陷，從而可以獲得大致平整的表面。

然后，為了進一步形成平整的表面，采用例如反應離子刻蝕的干法刻蝕對SOG層進行回刻蝕，以進行平面化。在反應離子刻蝕中通常采用三氟甲烷(CHF₃)和氧(O₂)的混合氣體作為刻蝕氣體。

在Shinichi?Takeshiro等人的美國專利No.005316980A中，進一步提出采用三氟甲烷(CHF₃)和六氟乙烷(C₂F₆)的混合氣體作為刻蝕氣體，以使對有機SOG層的刻蝕速率小于對下層的SiO₂層的刻蝕速率，從而在下層的SiO₂層局部暴露的情形下仍然能獲得平整的結構表面。

然而，上述現有的SOG層刻蝕方法實際上不能獲得全局平整性。已經發現，在刻蝕過程中，SOG層在晶片中心位置的刻蝕速率小于晶片邊緣位置的刻蝕速率，如下文所述，刻蝕后的SOG層的剖面形狀為凸形。結果，晶片邊緣的SOG層達不到所需的平整度而只能舍棄，這減小了可用于制造半導體器件的晶片面積。

發明內容

本發明的目的是提供一種層間電介質層的平面化方法，其中提高了全局平整度，從而提供了更大的可用晶片面積。

根據本發明，提供一種層間電介質層的平面化方法，包括：在晶片上方提供包括至少一個犧牲層和位于所述至少一個犧牲層下方的絕緣層的多層結構；對多層結構進行第一次反應離子刻蝕，其中控制反應室氣壓，使得對所述至少一個犧牲層位于晶片中央位置的部分的刻蝕速率大于位于晶片邊緣位置的部分的刻蝕速率，以獲得凹形刻蝕剖面；對多層結構進行第二次反應離子刻蝕，完全去除犧牲層以及去除絕緣層的一部分，以獲得具有平整表面的絕緣層作為層間電介質層。

優選地，在第一次反應離子刻蝕和第二次反應離子之間還包括附加的反應離子刻蝕，其中控制反應室氣壓，使得對所述至少一個犧牲層位于晶片中央位置的部分的刻蝕速率小于位于晶片邊緣位置的部分的刻蝕速率，以減小凹形刻蝕剖面的內凹程度。

本發明的方法采用兩次反應離子刻蝕或三次反應離子刻蝕，對包含至少一個犧牲層和絕緣層的多層結構進行回刻蝕，以代替CMP處理。該方法不僅在ILD層上去除了共形特征，獲得了局部平整度，而且利用對犧牲層的刻蝕特性，補償了在晶片邊緣對絕緣層的過刻蝕，在整個晶片上獲得了全局平整度以及顯著增加的晶片可用面積。

在回刻蝕之后的絕緣層具有平整的表面，從而不需要采用CMP進行處理，可以不需要使用昂貴的CMP設備，并且節省了工藝流程的時間，進而降低了器件的制造成本。

該平面化方法的兩次或三次反應離子刻蝕可以在同一反應室中連續進行，其中針對每一次反應離子刻蝕采用特定的刻蝕氣體、反應室氣壓、RF功率，從而簡化了工藝流程。

而且，犧牲層材料可以選擇本領域已知的適合于進行反應離子刻蝕的許多材料，甚至可以采用光抗蝕劑。與SOG材料相比，光抗蝕劑層的旋涂和烘干是簡單的工藝，從而使得引入犧牲層導致的工藝復雜性進一步減小。

附圖說明

圖1示出了根據現有技術的后柵工藝在形成假柵后的半導體結構的截面示意圖。

圖2示出了在圖1所示的半導體結構上沉積LTO層后的截面示意圖。

圖3示出了在圖2所示的半導體結構上旋涂SOG層后的截面示意圖。

圖4示出了根據現有技術的刻蝕方法在回刻蝕SOG層后的半導體結構的截面示意圖。