[發明專利]SOC芯片調試設備、方法及裝置

有效

• 申請號: 201010593731.3
• 申請日: 2010-12-17
• 公開（公告）號: CN102033807A
• 公開（公告）日: 2011-04-27
• 發明（設計）人: 徐衛
• 申請（專利權）人: 青島海信信芯科技有限公司
• 主分類號: G06F11/36
• 分類號: G06F11/36
• 代理公司: 北京中博世達專利商標代理有限公司 11274
• 代理人: 申健

技術領域

本發明涉及一種SOC芯片大型集成電路領域，尤其涉及SOC芯片調試設備、方法及裝置。

背景技術

SOC(System?of?Chip片上系統)芯片內部包含CPU，該CPU通過并行總線連接至少兩個功能模塊。

在SOC芯片的開發過程中，為實現不同的功能，則需要集成不同的功能模塊；在SOC芯片內部的架構搭建完成后，需要對SOC芯片內部的CPU和功能模塊進行調試；在對所述SOC芯片的調試時，只可使用一種統一的調試方法；完成調試后，對SOC芯片進行封裝。

發明內容

一方面，本發明的實施例提供一種使用靈活，應用范圍更廣的SOC芯片調試設備。

為達到上述目的，本發明的實施例采用如下技術方案：

一種SOC芯片調試設備，包括上位機；該上位機通過通用端口與硬件調試工具連接；所述硬件調試工具連接有I²C(Inter-Integrated?Circuit)總線一端；調試時，所述I²C總線另一端與SOC芯片連接，SOC芯片與硬件調試工具之間的通信遵循I²C通信協議。

所述上位機包括上位機調試軟件。

所述SOC芯片包括CPU、至少兩個功能模塊和并行總線。

所述CPU還包括程序寄存器、至少兩個通用輸入/輸出端口和尋址空間；所述功能模塊包括功能寄存器；所述并行總線包括讀寫控制線，數據線和地址線。

所述功能模塊通過并行總線與CPU連接，并通過地址線將功能模塊的地址映射給CPU的尋址空間，該CPU通過片外尋址的方式讀取功能模塊。

所述SOC芯片內CPU的程序寄存器中存儲有I²C的識別程序和I²C的解碼程序。

另一方面，本發明的實施例提供一種使用靈活，應用范圍更廣的SOC芯片調試方法。

為達到上述目的，本發明的實施例采用如下技術方案：

一種SOC芯片調試方法，所述SOC芯片包括CPU、該CPU設置有至少兩個通用輸入/輸出端口，所述方法包括：

將I²C通信協議的識別程序和I²C通信協議的解碼程序復制到所述CPU的程序寄存器中；

為所述CPU模擬輸入/輸出端口和時鐘端口；

將調試指令通過所述模擬的輸入/輸出端口和時鐘端口發送給所述CPU處理。

所述調試指令包括讀指令和寫指令；所述讀指令和寫指令包括SOC芯片地址，功能模塊地址，功能寄存器地址，數據字段，讀寫控制位，應答位，起始位，停止位。

另一方面，本發明的實施例提供一種使用靈活，應用范圍更廣的SOC芯片調試方法。

為達到上述目的，本發明的實施例采用如下技術方案：

一種SOC芯片調試裝置，所述SOC芯片包括CPU、該CPU設置有至少兩個通用輸入/輸出端口，所述裝置包括：

復制模塊，用于將I²C通信協議的識別程序和I²C通信協議的解碼程序復制到所述CPU的程序寄存器中；

模擬模塊，用于為所述CPU模擬輸入/輸出端口和時鐘端口；

調試模塊，用于將調試指令通過所述輸入/輸出端口和時鐘端口發送給所述CPU處理。

所述調試指令包括讀指令和寫指令；所述讀指令和寫指令包括SOC芯片地址，功能模塊地址，功能寄存器地址，數據字段，讀寫控制位，應答位，起始位，停止位。

本發明的實施例提供一種SOC芯片調試設備、方法和裝置，對于不支持I²C通信協議的SOC芯片，可通過模擬輸入/輸出端口和時鐘端口，并將I²C通信協議的識別程序和I²C通信協議的解碼程序復制到SOC芯片內CPU的程序寄存器，實現對不支持I²C通信協議的SOC芯片的調試。與現有技術CPU不支持JTAG通信協議，就無法對SOC芯片進行調試相比；本發明SOC芯片調試設備具有使用靈活，調試范圍廣的優點。

因JTAG總線為五線式總線，而I²C總線為兩線式總線，占用SOC芯片的端口較少，與現有技術相比，在硬件上，更容易實現調試設備與SOC芯片的連接，減少了開發成本。

附圖說明

圖1為本發明實施例SOC芯片調試設備結構圖；

圖2為本發明實施例SOC芯片調試方法流程圖；

圖3為本發明實施例讀操作數據格式圖；