[發明專利]半導體器件制造方法

無效

• 申請號: 201010581694.4
• 申請日: 2010-12-09
• 公開（公告）號: CN102543669A
• 公開（公告）日: 2012-07-04
• 發明（設計）人: 李健;胡駿
• 申請（專利權）人: 無錫華潤上華半導體有限公司;無錫華潤上華科技有限公司
• 主分類號: H01L21/02
• 分類號: H01L21/02;H01L21/304
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 常亮;李辰

技術領域

本發明涉及半導體制造技術領域，更具體地說，涉及一種半導體器件制造方法。

背景技術

半導體器件制造過程可分為前段工藝和后段工藝，前段工藝中主要在晶片上形成晶體管、電容或電阻等相應器件，后段工藝主要將前段工藝中形成的器件通過金屬相連，即主要形成金屬互連。后段工藝中一般包括4～6層金屬互連，通過光刻工藝，在每一層金屬互連所對應的介質層中形成通孔，在通孔內引入金屬可將器件和金屬層連接起來。

制作半導體器件的晶片上均設置有代表其型號的標識。參考圖1，圖中示出了在晶片1的邊緣區域設置有“AM30185”標識，該標識一般是通過激光技術打印而成，所打印的區域可稱為“打標區”。在晶片的打標區打印該晶片的標識，其過程是在晶片上制作半導體器件之前完成的。之后在晶片上制作半導體器件時，為了使得打標區的標識清晰可見，每一步光刻工藝(包括前段工藝和后段工藝)都會把打標區上方的光刻膠去除掉，后續刻蝕時，打標區上方的介質層也會被刻蝕掉，這樣，就會在打標區上方形成一個很深的凹坑。

參考圖2，圖中示出了基底5，基底5上的打標區2，位于基底5上的介質層3及位于介質層3上的光刻膠層4。通過光刻工藝在介質層3中形成通孔或溝槽的同時，位于打標區2上方的介質層及光刻膠層也被刻蝕掉了，因此，在打標區2上方形成了很深的凹坑。在半導體器件的后段工藝過程中，進行化學機械研磨(CMP，Chemical?Mechanical?Polishing)時，所述凹坑旁邊的介質層將會被過度研磨，從而形成一個削角。參考圖3，圖3示出了基底5、基底5上的打標區2，位于基底5上的第一介質層7及位于第一介質層7上的第二介質層8。在進行CMP時，靠近打標區2位置的第二介質層8會被過度研磨，從而形成了一個削角。該削角的存在使得所述第二介質層8的厚度不均勻，進而使得靠近削角位置處的器件出現異常，降低了半導體器件的良品率。

發明內容

有鑒于此，本發明提供一種半導體器件制造方法，該方法能有效地提高半導體器件的良品率。

為實現上述目的，本發明提供如下技術方案：

一種半導體器件制造方法，所述方法包括：

提供基底，所述基底包括器件區和打標區；

在所述基底上形成介質層，所述介質層覆蓋所述打標區；

在器件區所對應的介質層中形成通孔，使打標區對應的介質層保留下來。

優選的，在器件區所對應的介質層中形成通孔，使打標區對應的介質層保留下來，具體包括：

在所述介質層上形成具有通孔圖案的光刻膠層，所述具有通孔圖案的光刻膠層覆蓋所述打標區；

以所述具有通孔圖案的光刻膠層為掩膜，在器件區所對應的介質層中形成通孔，使打標區對應的介質層保留下來。

優選的，在器件區所對應的介質層中形成通孔，使打標區對應的介質層保留下來之后，還包括：在所述介質層通孔中填充金屬材料。

優選的，在所述介質層通孔中填充金屬材料之后，還包括：

在所述基底上形成金屬層，所述金屬層覆蓋所述打標區；

刻蝕所述金屬層形成金屬連線，使打標區對應的金屬層保留下來。

優選的，刻蝕所述金屬層形成金屬連線，使打標區對應的金屬層保留下來，具體包括：

在所述金屬層上形成具有金屬連線圖案的光刻膠層，所述具有金屬連線圖案的光刻膠層覆蓋所述打標區；

以所述具有金屬連線圖案的光刻膠層為掩膜，在器件區所對應的金屬層中形成金屬連線，使打標區對應的金屬層保留下來。

優選的，刻蝕所述金屬層形成金屬連線，使打標區對應的金屬層保留下來之后，還包括：在所述金屬連線之間形成隔離絕緣層。

優選的，上述半導體器件制造方法中，所述介質層包括一層或多層。

優選的，上述半導體器件制造方法中，所述金屬層包括一層或多層。

優選的，上述半導體器件制造方法中，所述介質層材料包括氧化硅。

優選的，上述半導體器件制造方法中，所述金屬層材料包括鈦、鎢或鋁。

從上述技術方案可以看出，本發明所提供的半導體器件制造方法包括：提供基底，所述基底包括器件區和打標區；在所述基底上形成介質層，所述介質層覆蓋所述打標區；在器件區所對應的介質層中形成通孔，使打標區對應的介質層保留下來。該制造方法中，由于在器件區所對應的介質層中形成通孔時，使打標區對應的介質層保留了下來，因此，打標區上方將不會出現很深的凹坑，進而在后續進行CMP時，對應打標區位置的介質層不會被過度研磨而出現削角，使得整個介質層的厚度比較均勻，從而提高了半導體器件的良品率。