[發明專利]基于FPGA的實現多路突發數據業務緩存的系統及方法

有效

• 申請號: 201010580752.1
• 申請日: 2010-12-09
• 公開（公告）號: CN102096648A
• 公開（公告）日: 2011-06-15
• 發明（設計）人: 林彬;周學兵;宋海波;鄭楠;黃良靜
• 申請（專利權）人: 深圳中興力維技術有限公司
• 主分類號: G06F13/18
• 分類號: G06F13/18;G06F5/16
• 代理公司: 深圳市永杰專利商標事務所(普通合伙) 44238
• 代理人: 王志強

1.一種基于FPGA的實現多路突發數據業務緩存的系統，其特征在于，該系統包括用于緩存多路突發數據的片外緩存器和提供RAM資源的FPGA芯片；所述FPGA芯片包括：片外緩存控制器，多路突發數據緩存管理電路，以及與數據通道數一致的數據包接收及緩沖電路、數據包寫控制電路、數據包緩沖及發送電路、數據包讀控制電路；其中，

所述數據包接收及緩沖電路，其輸入端接收外界的突發數據輸入、輸出端與數據包寫控制電路連接，包括數據包接收控制電路以及接收緩沖區，用于在接收緩沖區為空時接收外界輸入的突發數據并將其寫入接收緩沖區中，且在寫入完整的數據包時置位整包標志位；

所述數據包寫控制電路，其輸入端與數據包接收及緩沖電路連接、輸出端與多路突發數據緩存管理電路連接，用于在所述整包標志位被置位且片外存儲器中對應通道的緩存區為非滿狀態時，在向多路突發數據包緩沖管理電路申請并得到授權的情況下，讀取接收緩沖區中完整的數據包并將其與其長度信息組合成新的數據流緩存到片外存儲器中對應通道的緩存區中，同時生成下一個寫操作的行地址信息；

所述數據包緩沖及發送電路，其輸入端與數據包讀控制電路連接、輸出端與外界端口連接，包括發送緩沖區以及數據包發送控制電路，用于緩沖完整的數據包并將其發送至外界端口；

所述數據包讀控制電路，其輸入端與多路突發數據緩存管理電路連接、輸出端與數據包緩沖及發送電路連接，用于發送緩沖區為空且片外存儲器中對應通道的緩存區為非空狀態時，在向多路突發數據包緩沖管理電路申請并得到授權的情況下從片外存儲器中對應通道的緩存區中讀取完整的數據包后寫入發送緩沖區中，同時生成下一個讀操作的行地址信息；

所述多路突發數據包緩存管理電路，分別連接至多路數據包寫控制電路及數據包讀控制電路，并與片外緩存控制器連接，用于在接收到多路突發數據的讀包申請/寫包申請時對發送申請的突發數據通道進行仲裁及授權、再對授權的通道授權具體的讀操作/寫操作，生成當前讀/寫操作的列地址信息，將數據包寫入片外緩存器或將數據包從片外緩存器中讀取出來；

所述片外緩存控制器連接于多路突發數據包緩存管理電路和片外緩存器之間，用于對片外緩存器進行控制。

2.如權利要求1所述的基于FPGA的實現多路突發數據業務緩存的系統，其特征在于，所述多路突發數據緩存管理電路包括：多路突發數據組合仲裁器、讀寫仲裁電路、突發管理電路、緩存用戶接口、緩存區狀態管理電路、寫端數據與地址選擇器、讀端數據與地址選擇器、讀授權控制電路、寫授權控制電路；其中，

所述多路突發數據組合仲裁器，用于在當前僅有單個通道請求采用固定優先級的方式或者在當前通道請求的數量大于1時采用循環優先級的方式對各突發數據通道進行仲裁及授權，并將授權的突發數據通道信息提供給讀寫仲裁電路，由其授權具體的讀操作或者寫操作；

所述突發管理電路，用于在讀操作或者寫操作過程中，生成當前操作的片外緩存器的列地址，同時由緩存用戶接口據此完成片外緩存器地址的轉化并生成片外緩存控制器的接口信號；

所述緩存區狀態管理電路，包含與突發數據通道數一致的N個包計數器，用于對片外緩存器中對應于各路突發數據通道的緩存區中的數據包的個數分別進行實時統計，在每路對應的包計數器值大于最大閾值/小于最小閾值時通知對應的寫授權控制電路/讀授權控制電路及數據包寫控制電路/數據包讀控制電路其相應的緩存區為滿狀態/空狀態，多路突發數據組合仲裁器將據此狀態中止響應對應通道的數據包寫控制電路/數據包讀控制電路的寫包/讀包申請，同時對應通道的數據包寫控制電路/數據包讀控制電路將據此滿狀態/空狀態中止發送寫包/讀包申請。

所述寫端數據與地址選擇器/讀端數據與地址選擇器用于在寫操作/讀操作時根據多路突發數據組合仲裁器的仲裁結果選擇所授權通道的對應的數據包與行地址。

3.如權利要求1或2所述的基于FPGA的實現多路突發數據業務緩存的系統，其特征在于，所述接收緩沖區由2個雙端口的以乒乓方式工作的片內RAM存儲器組成；所述發送緩沖區由1個雙端口的片內RAM存儲器組成。?

4.如權利要求3所述的基于FPGA的實現多路突發數據業務緩存的系統，其特征在于，

所述組成接收緩沖區的片內RAM存儲器的寫端口的地址線有11根、輸入數據寬度為8位，讀端口的地址線有8根、輸出數據寬度為64位；

所述組成發送緩沖區的片內RAM存儲器的寫端口的地址線有8根、寫數據寬度為64位，讀端口的地址線有11根、讀數據寬度為8位。