[發明專利]一種利用CPLD來擴展嵌入式處理器GPIO的方法

有效

• 申請號: 201010560799.1
• 申請日: 2010-11-26
• 公開（公告）號: CN102012877A
• 公開（公告）日: 2011-04-13
• 發明（設計）人: 林雪峰;王洪振;秦智
• 申請（專利權）人: 成都智科通信技術有限公司
• 主分類號: G06F13/20
• 分類號: G06F13/20
• 代理公司: 成都中亞專利代理有限公司 51126
• 代理人: 陳亞石

技術領域

本發明涉及一種擴展嵌入式處理器GPIO的方法，具體涉及一種涉及到利用CPLD器件來擴展嵌入式處理器GPIO的通信技術。

背景技術

隨著科學技術的發展和芯片工藝技術的提高，越來越多的嵌入式處理器（尤其是數字信號處理器）為用戶提供了越來越高的單芯片性能、越來減小的單芯片尺寸和越來越低的功耗，從而讓用戶的設計變得越來越輕松、快捷和低成本，但同時也會讓部分用戶在實際設計中遇到例如GPIO不夠用的情況，有時用戶為了擴展GPIO數量，不得不加入較多的邏輯器件，或者不得不更換具有更多GPIO的嵌入式處理器，前者由于使用多個芯片，將會較大程度的增加印制電路板的尺寸和布線的工作量，而后者可能引入更多的硬件成本和設計難度。

發明內容

本發明所要解決的技術問題是提供一種解決上述缺陷的嵌入式設計技術，具體為一種利用CPLD來擴展嵌入式處理器GPIO的方法，利用CPLD（可編程邏輯器件）器件來擴展嵌入式處理器GPIO（通用輸入輸出引腳）達到控制多路語音模塊和技術。

本發明所提出的技術問題是這樣解決的：構造一種利用CPLD來擴展嵌入式處理器GPIO的方法，其特征在于：包括一個帶硬件SPI接口的嵌入式處理器，和一個帶軟件模擬SPI接口的CPLD器件，?其中，CPLD器件是負責解釋嵌入式處理器SPI總線的數據，根據數據中對應指令轉換出對應的GPIO接口；本發明還包括嵌入式處理器端的SPI總線處理軟件和CPLD器件中的解釋程序部分，其中SPI總線處理軟件負責初始化嵌入式處理器的硬件SPI接口，同時通過SPI總線向CPLD器件輸入控制命令；CPLD解釋程序主要負責分析SPI總線數據，根據相應的命令控制內部IO，讓其協助完成嵌入式處理器的擴展功能。

一種應用上述方法的嵌入式程控交換機，其特征在于：包括一個數字信號處理器、一個CPLD器件、4個電話線路接口和4個雙色LED燈，

數字信號處理器通過SPI總線連接CPLD，通過CPLD的解釋程序，輸出4條電話線路接口FXO需要的片選信號和SPI數據總線到FXO模塊，數字信號處理器需要操作FXO模塊時，首先會向指定的模塊送出片選信號以激活模塊，然后通過SPI數據總線向模塊寫入指令或讀取模塊狀態，以達到諸如判斷線路狀態，接聽電話，掛斷電話等功能，數字信號處理器的PCM總線和模塊的PCM總線直接對接，利用時分復用的規則來交互聲音數據，同時一個雙色LED燈與CPLD的2條GPIO直接連接，解釋程序在收到數字信號處理器驅動LED的命令時，控制其GPIO的輸出狀態即可達到控制LED燈的目的，

其中CPLD器件在GPIO1有效時，從SPI接口接收一個控制命令加一個數據共2個字節數據到緩沖區，

CPLD根據接收的控制命令判斷是控制LED信號，還是作為FXO模塊的片選信號，

如果是控制LED命令，將一個字節的數據解析出控制4個LED的狀態，

如果是控制FXO模塊的片選信號，將一個字節的數據解析出控制4個FXO的片選狀態；同時會收到GPIO2有效的狀態，此時繼續從SPI接口讀取控制FXO模塊寄存器的數據，以完成操作FXO模塊的功能。

本發明的有益效果為：本發明有效的把低廉的CPLD器件與高端的嵌入式處理器有機的結合到一起，方便用戶利用同一個嵌入式處理器完成豐富的附加功能。本發明占用嵌入式處理器4條GPIO（利用軟件模擬SPI總線接口）、或者1個硬件SPI接口和1條GPIO，最多可以擴展出CPLD實際GPIO數量減去4的GPIO線，極大的豐富了嵌入式處理器的應用范圍。

該技術利用低成本的CPLD芯片，為高端的嵌入式處理器（尤其是數字信號處理器）提供了豐富的輸入輸出引腳，從而最大可能的發揮了嵌入式處理器的功能。

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附圖說明

圖1是本發明所述的硬件架構示意圖。

圖2一個字節的軟件流程示意圖。

圖3是本發明所述的嵌入式程控交換機的結構示意圖。

圖4是圖3所述的交換機的流程示意圖。

具體實施方式

下面結合附圖對本發明做進一步的說明：

發明有效的把低廉的CPLD器件與高端的嵌入式處理器有機的結合到一起，方便用戶利用同一個嵌入式處理器完成豐富的附加功能。本發明占用嵌入式處理器4條GPIO（利用軟件模擬SPI總線接口）、或者1個硬件SPI接口和1條GPIO，最多可以擴展出CPLD實際GPIO數量減去4的GPIO線，極大的豐富了嵌入式處理器的應用范圍。

本發明硬件架構如圖1所示，包括一個嵌入式處理器（帶硬件SPI接口）和一個CPLD器件。