[發(fā)明專利]一種實(shí)現(xiàn)ATM多信元封裝電路仿真的方法及網(wǎng)絡(luò)處理器

無(wú)效

• 申請(qǐng)?zhí)枺?/td>: 201010556901.0
• 申請(qǐng)日: 2010-11-24
• 公開(kāi)（公告）號(hào): CN101984609A
• 公開(kāi)（公告）日: 2011-03-09
• 發(fā)明（設(shè)計(jì)）人: 閆學(xué)濤;黃治文
• 申請(qǐng)（專利權(quán)）人: 中興通訊股份有限公司
• 主分類號(hào): H04L12/56
• 分類號(hào): H04L12/56
• 代理公司: 信息產(chǎn)業(yè)部電子專利中心 11010
• 代理人: 梁軍

技術(shù)領(lǐng)域

本發(fā)明涉及數(shù)據(jù)傳輸領(lǐng)域，具體的說(shuō)，涉及一種實(shí)現(xiàn)ATM(Asynchronous?Transfer?Mode，異步傳輸模式)多信元封裝電路仿真的方法及網(wǎng)絡(luò)處理器。

背景技術(shù)

ATM技術(shù)的實(shí)質(zhì)是電路交換和分組交換的綜合。因此ATM技術(shù)具有很大的靈活性，任何時(shí)候都能按實(shí)際需要來(lái)占用資源；對(duì)特定業(yè)務(wù)，傳送速率隨信息到達(dá)的速率而變化，能夠適應(yīng)任何類型的業(yè)務(wù)，無(wú)論其速率高低、突發(fā)性大小、實(shí)時(shí)性要求和質(zhì)量要求如何，都能提供滿意的服務(wù)。但ATM高速網(wǎng)絡(luò)會(huì)導(dǎo)致分組交換網(wǎng)絡(luò)的帶寬效率低下，主要是由于信元中繼需要交換所有信元中繼分組，因而會(huì)降低分組轉(zhuǎn)發(fā)速率。即如果需要傳輸N個(gè)ATM信元，網(wǎng)絡(luò)核心設(shè)備就要交換N個(gè)分組，耗費(fèi)N個(gè)分組轉(zhuǎn)發(fā)的帶寬。但是，如果利用信元打包技術(shù)，將N個(gè)ATM信元打包到同一個(gè)分組之中，網(wǎng)絡(luò)核心設(shè)備只需要交換一個(gè)分組，而且只需要耗費(fèi)一個(gè)分組轉(zhuǎn)發(fā)的帶寬。因此，電信運(yùn)營(yíng)商多利用信元打包技術(shù)節(jié)約網(wǎng)絡(luò)核心設(shè)備的分組轉(zhuǎn)發(fā)帶寬。

ATM多信元封裝(又被稱為信元串聯(lián))是一種能夠?qū)⒍鄠€(gè)信元中繼ATM信元封裝到同一個(gè)分組中的機(jī)制。它讓電信運(yùn)營(yíng)商能夠克服信元中繼傳輸所固有的帶寬效率低下問(wèn)題。請(qǐng)參閱圖1，該圖為現(xiàn)有技術(shù)中ATM多信元封裝系統(tǒng)的結(jié)構(gòu)框圖，由圖中可見(jiàn)，現(xiàn)有的ATM多信元封裝系統(tǒng)包括信元打包FPGA(Field-Programmable?Gate?Array現(xiàn)場(chǎng)可編程門(mén)陣列)及硬件轉(zhuǎn)發(fā)ASIC(Application?Specific?Integrated?Circuit，專用集成電路)，在輸入供應(yīng)商邊緣，將ATM信元發(fā)送到信元打包FPGA，信元打包FPGA會(huì)根據(jù)配置參數(shù)MNCP(Minimum?Number?Cell?Packet最小信元打包數(shù))和MCPT(Maximum?Cell?Packet?Time最大信元打包計(jì)時(shí)器)實(shí)現(xiàn)多信元的分段與重組。信元打包FPGA會(huì)在MCPT超時(shí)之前，利用其FIFO(First?Input?First?Out，先入先出)緩存將輸入ATM信元排隊(duì)組合為一個(gè)信元包，直到達(dá)到預(yù)定的信元包大小為止，同時(shí)為每個(gè)信元包分組生成一個(gè)序列號(hào)，將該信元包分組轉(zhuǎn)發(fā)到硬件轉(zhuǎn)發(fā)ASIC，硬件轉(zhuǎn)發(fā)ASIC會(huì)進(jìn)行報(bào)文封裝并轉(zhuǎn)發(fā)出去。現(xiàn)有技術(shù)中ATM多信元封裝系統(tǒng)設(shè)計(jì)復(fù)雜而且價(jià)格昂貴，局限了其實(shí)際應(yīng)用的場(chǎng)景。

現(xiàn)有技術(shù)中的網(wǎng)絡(luò)處理器既具有通用處理器的低價(jià)格、高靈活性的特點(diǎn)，又具有ASIC的高速度和可擴(kuò)展性特點(diǎn)，是具有多引擎并行處理的高速轉(zhuǎn)發(fā)芯片，其可靈活實(shí)現(xiàn)二、三層轉(zhuǎn)發(fā)功能，具有多引擎并行處理的特點(diǎn)可達(dá)到很高的轉(zhuǎn)發(fā)速率。但也正因?yàn)槿绱耍徒^大多數(shù)通用處理器一樣，現(xiàn)有技術(shù)中的網(wǎng)絡(luò)處理器沒(méi)有FIFO機(jī)制無(wú)法實(shí)現(xiàn)多個(gè)數(shù)據(jù)包的保序，所以無(wú)法實(shí)現(xiàn)ATM多信元封裝的電路仿真。

發(fā)明內(nèi)容

本發(fā)明提供一種實(shí)現(xiàn)ATM多信元封裝電路仿真的方法及網(wǎng)絡(luò)處理器，用以解決現(xiàn)有技術(shù)中網(wǎng)絡(luò)處理器沒(méi)有FIFO機(jī)制無(wú)法實(shí)現(xiàn)對(duì)ATM多信元封裝的問(wèn)題。

本發(fā)明技術(shù)方案包括：

一種實(shí)現(xiàn)異步傳輸模式多信元封裝電路仿真的方法，包括步驟：

A、提取進(jìn)入到網(wǎng)絡(luò)處理器的異步傳輸模式ATM信元的屬性，確定每個(gè)ATM信元的出口并通過(guò)硬件鎖鎖住相應(yīng)的出口；

B、將具有相同出口的ATM信元依次緩存在相同隊(duì)列中；

C、在所述隊(duì)列達(dá)到預(yù)設(shè)的發(fā)包條件時(shí)，解鎖相應(yīng)的出口，將所述隊(duì)列中的ATM信元取出組成ATM載荷后通過(guò)所述出口轉(zhuǎn)發(fā)出去。

進(jìn)一步地，所述步驟A中，按照ATM信元的屬性通過(guò)查出口表確定每個(gè)ATM信元的出口。

進(jìn)一步地，所述預(yù)設(shè)的發(fā)包條件為：隊(duì)列中的ATM信元數(shù)達(dá)到最小信元打包數(shù)或者超時(shí)計(jì)時(shí)器達(dá)到最大信元打包計(jì)時(shí)器的超時(shí)值。

進(jìn)一步地，將所述隊(duì)列中的ATM信元取出組成ATM載荷的具體過(guò)程為：

采用環(huán)回方式從所述隊(duì)列中依次取出ATM信元組成ATM載荷，取信元時(shí)拒絕其他引擎訪問(wèn)該隊(duì)列，信元取出后允許其他引擎訪問(wèn)該隊(duì)列，在所述ATM載荷內(nèi)的ATM信元數(shù)量達(dá)到最小信元打包數(shù)或所述隊(duì)列為空時(shí)，將所述ATM載荷從所述出口順序發(fā)送出去。

進(jìn)一步地，所述取信元時(shí)，申請(qǐng)互斥信號(hào)量，將所述隊(duì)列上鎖，此時(shí)拒絕其他引擎訪問(wèn)該隊(duì)列；信元取出后，釋放互斥信號(hào)量，將所述隊(duì)列解鎖，此時(shí)允許其他引擎訪問(wèn)該隊(duì)列。

一種實(shí)現(xiàn)異步傳輸模式多信元封裝電路仿真的網(wǎng)絡(luò)處理器，包括：