[發(fā)明專利]對位置傳感器的正余弦信號細分和數(shù)據(jù)編碼的裝置及實現(xiàn)方法

有效

• 申請?zhí)枺?/td>: 201010555912.7
• 申請日: 2010-11-23
• 公開（公告）號: CN102111158A
• 公開（公告）日: 2011-06-29
• 發(fā)明（設(shè)計）人: 楊俊平;曾慶明;宋師;黃揚根
• 申請（專利權(quán)）人: 廣州數(shù)控設(shè)備有限公司
• 主分類號: H03M1/64
• 分類號: H03M1/64;G01D5/244
• 代理公司: 廣州市華學知識產(chǎn)權(quán)代理有限公司 44245
• 代理人: 裘暉

1.對位置傳感器的正余弦信號進行細分和數(shù)據(jù)編碼的裝置，其特征在于，所述裝置具體包括：

編碼器，用于輸出1Vpp的正弦差分信號、1Vpp的余弦差分信號以及一周信號；

第一信號調(diào)理模塊，用于對從編碼器輸出的1Vpp正弦差分信號進行處理，濾除其輸入的噪聲，并將信號進行2倍放大；

第二信號調(diào)理模塊，用于對從編碼器輸出的1Vpp余弦差分信號進行處理，濾除其輸入的噪聲，并將信號進行2倍放大；

第一模數(shù)轉(zhuǎn)換器，用于對從第一信號調(diào)理模塊出來的正弦差分信號進行高速采樣；

第二模數(shù)轉(zhuǎn)換器，用于對從第二信號調(diào)理模塊出來的余弦差分信號進行高速采樣；

第一比較器，用于將編碼器的余弦差分信號整形，變成過零脈沖信號；

第二比較器，用于將編碼器的正弦差分信號整形，變成過零脈沖信號；

第三比較器，用于將一周信號進行整形，產(chǎn)生一個脈沖信號；

FPGA模塊，用于對從第一比較器、第二比較器、第三比較器、第一模數(shù)轉(zhuǎn)換器以及第二模數(shù)轉(zhuǎn)換器中輸出的信號進行預處理以及對從DSP模塊中輸出的絕對細分位置值進行數(shù)據(jù)編碼處理；

DSP模塊，用于對從FPGA模塊中輸出的數(shù)據(jù)進行補償與計算；

輸出模塊，用于將FPGA模塊中輸出的串行數(shù)據(jù)進行數(shù)據(jù)輸出；

所述編碼器的正弦信號輸出端分別與第二比較器和第一信號調(diào)理模塊相連接，所述第二比較器的正弦過零脈沖信號輸出端與FPGA模塊相連接，所述第一信號調(diào)理模塊與第一模數(shù)轉(zhuǎn)換器相連接，第一模數(shù)轉(zhuǎn)換器的的正弦數(shù)據(jù)的信號輸出端與FPGA模塊相連接；

所述編碼器的余弦信號輸出端分別與第一比較器和第二信號調(diào)理模塊相連接，所述第一比較器的余弦過零脈沖信號輸出端與FPGA模塊相連接，所述第二信號調(diào)理模塊與第二模數(shù)轉(zhuǎn)換器相連接，第二模數(shù)轉(zhuǎn)換器的余弦數(shù)據(jù)的信號輸出端與FPGA模塊相連接；

所述編碼器的一周信號輸出端與第三比較器相連接，第三比較器的一周信號脈沖信號輸出端與FPGA模塊相連接；

所述FPGA模塊分別與DSP模塊和輸出模塊相連接。

2.根據(jù)權(quán)利要求1所述的對位置傳感器的正余弦信號進行細分和數(shù)據(jù)編碼的裝置，其特征在于，所述正弦數(shù)據(jù)為14位正弦數(shù)據(jù)或者12位正弦數(shù)據(jù)。

3.根據(jù)權(quán)利要求1所述的對位置傳感器的正余弦信號進行細分和數(shù)據(jù)編碼的裝置，其特征在于，所述余弦數(shù)據(jù)為14位余弦數(shù)據(jù)或者12位余弦數(shù)據(jù)。

4.根據(jù)權(quán)利要求1所述的對位置傳感器的正余弦信號進行細分和數(shù)據(jù)編碼的裝置，其特征在于，所述FPGA模塊具體包括：數(shù)據(jù)預處理模塊、數(shù)據(jù)編碼模塊以及采樣控制模塊，所述數(shù)據(jù)預處理模塊的預處理數(shù)據(jù)輸出端與DSP模塊的相連接，所述DSP模塊的位置值輸出端與數(shù)據(jù)編碼模塊相連接，且數(shù)據(jù)編碼模塊的串行數(shù)據(jù)輸出端與輸出模塊相連，所述采樣控制模塊與第一模數(shù)轉(zhuǎn)換器和第二模數(shù)轉(zhuǎn)換器相連接。