[發明專利]乘法舍入實現方法和裝置

有效

• 申請號: 201010532090.0
• 申請日: 2010-11-01
• 公開（公告）號: CN102004627A
• 公開（公告）日: 2011-04-06
• 發明（設計）人: 周昔平
• 申請（專利權）人: 深圳市海思半導體有限公司
• 主分類號: G06F7/57
• 分類號: G06F7/57
• 代理公司: 北京同立鈞成知識產權代理有限公司 11205
• 代理人: 劉芳

技術領域

本發明實施例涉及浮點計算技術，尤其涉及一種乘法舍入實現方法和裝置。

背景技術

現代微處理器的浮點處理單元一般都包含一個兼容電氣電子工程師協會(Institute?of?Electrical?and?Electronics?Engineers，簡稱IEEE)754標準的浮點乘法器。由于30％以上的浮點操作是浮點乘法操作，所以浮點乘法器是決定浮點處理單元性能的關鍵。

浮點乘法通常包括譯碼、生成部分積、部分積壓縮、生成結果、以及將結果按規定模式進行舍入這幾個步驟。浮點乘法在部分積壓縮之后會得到進位保留形式(carry?save)的結果，即進位保留進位結果(carry)與和結果(sum)這樣兩個數字串。現有技術基于進位結果與和結果得到最終舍入結果的方式是直接將進位結果與和結果相加按位相加，而后對相加值進行舍入運算來得到舍入結果。舍入操作通常是根據待截去部分的數值選擇是否對未截去部分的最低位執行加1(本文描述技術方案時所列出的數值，若未經特別說明，則均表示為二進制數值)操作來實現的。

但是，在進行本發明的研究過程中，發明人發現現有技術存在如下缺陷：浮點數的二進制表示形式為01.x_-1x_-2......x_-(n-1)x_-(n)，其中n為自然數，在單精度計算中，規定n＝23，在雙精度計算中，規定n＝52。浮點數的十進制取值范圍為(2，1]。在進位結果與和結果相加后，最高位可能產生進位，即發生溢出的情況。對于不溢出情況則按照上述方案對未截去部分的最低位進行處理，但是當出現溢出情況時，數值需要右移一位，則應該對未截去部分最低位的前一位進行處理。現有技術中，若由于舍入操作而導致溢出，那么就需要再進行一次舍入操作，即將因溢出而右移的一位進行舍入操作，這樣導致計算效率較低，影響了浮點處理單元的性能。

發明內容

本發明實施例提供一種乘法舍入實現方法和裝置，以提高浮點乘法器舍入操作的執行效率，改善浮點處理單元的性能。

本發明實施例提供了一種乘法舍入實現方法，包括：

分別獲取浮點數進位保留形式的進位結果與和結果，其中，所述浮點數劃分為高位、L位、R位和黏著位，所述L位為保留部分的最低位，所述高位為保留部分除L位以外的其余部分，所述R位為截去部分的最高位，所述黏著位為截去部分除R位以外的其余部分；

將進位結果與和結果的高位和L位分別采用半加器相加，將R位采用全加器相加，以獲取二次進位結果與二次和結果，并同時獲取所述高位相加后的高位溢出值，其中，所述全加器采用根據當前舍入模式設定的輸入進位值作為輸入進位；

根據當前舍入模式獲取L位的進位值與和位值；

將L位的和位值作為舍入結果的L位，當識別到L位的進位值為0時，將所述二次進位結果與二次和結果的高位相加之和作為舍入結果的高位，當識別到L位的進位值為1時，將所述二次進位結果與二次和結果的高位相加之和再加1作為舍入結果的高位。

本發明實施例還提供了一種乘法舍入實現裝置，包括：

至少L+2個半加器和一個全加器，用于分別獲取浮點數進位保留形式的進位結果與和結果，其中，所述浮點數劃分為高位、L位、R位和黏著位，所述L位為保留部分的最低位，所述高位為保留部分除L位以外的其余部分，所述R位為截去部分的最高位，所述黏著位為截去部分除R位以外的其余部分，所述L+2個半加器用于進行所述進位結果與和結果的高位和L位的相加操作，以獲取二次進位結果與二次和結果，并同時獲取所述高位相加后的高位溢出值，所述全加器用于進行所述進位結果與和結果的R位的相加操作；

輸入進位存儲器，用于存儲所述輸入進位值，為所述全加器提供輸入進位；

進位與和位獲取模塊，用于根據當前舍入模式獲取L位的進位值與和位值；

并行前綴加法器，用于計算獲取所述二次進位結果與二次和結果的高位相加之和，以及獲取所述二次進位結果與二次和結果的高位相加之和加1；

結果獲取模塊，用于將L位的和位值作為舍入結果的L位，當識別到L位的進位值為0時，將所述二次進位結果與二次和結果的高位相加之和作為舍入結果的高位，當識別到L位的進位值為1時，將所述二次進位結果與二次和結果的高位相加之和再加1作為舍入結果的高位。

本發明的技術方案，能夠提高浮點乘法器舍入操作的執行效率，改善浮點處理單元的性能。

附圖說明

圖1為本發明實施例一提供的乘法舍入實現方法的流程圖；