[發明專利]半導體元件與其制作方法

有效

• 申請號: 201010526212.5
• 申請日: 2006-02-14
• 公開（公告）號: CN102044566A
• 公開（公告）日: 2011-05-04
• 發明（設計）人: 陳尚志;黃世賢;王志豪
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L21/336;H01L21/8238
• 代理公司: 北京林達劉知識產權代理事務所(普通合伙) 11277
• 代理人: 劉新宇

本申請是申請日為2006年2月14日、申請號為200610003114.7、發明名稱為“半導體元件與其制作方法”的申請的分案申請。

技術領域

本發明是關于用以制造高效能互補式金屬氧化物半導體(complementary?metal-oxide-semiconductor，CMOS)元件的一方法以及一結構，特別是關于結合具有內應力的應力層(像是接觸蝕刻停止層(contact-etching?stop?layer，CESL))以及一個L形層。在設計上，應力層會對CMOS元件產生應力，同時它會將其應力傳遞到所設計的L形層，使CMOS元件溝道區受到更強的張應力或是壓應力，使CMOS元件中獲得更高速的移動率(mobility)。

背景技術

如同一般業界所知，在CMOS元件的溝道區形成應力的話，可以提高元件的效能。譬如說，跟溝道區平行的張應力，可以改善N場效晶體管(field?effect?transistor，FET)的效能；跟溝道區平行的壓應力，可以改善P場效晶體管(field?effecttransistor，FET)的效能。

目前已經有許多不同的技術被創造出來，以提供所希望的應力至CMOS元件中的N-FET與P-FET。譬如說，Ghanni在2003的IEDM(11.6.1-11.6.3)提出了一篇論文“A?90nmHigh?Volume?Manufacturing?Logic?Technology?FeaturingNovel?45nm?Gate?Length?Strained?Silicon?CMOSTransistors”，里面就討論了一后制自對準硅化物(salicide)高應力的氮化硅覆蓋層(capping?layer)可以透過源/漏極區，將應力傳到NMOS的溝道區中。如果這樣一層的厚度大約是75納米(nm)，NMOS的飽和電流(I_dsat)大約可以提高10％。

美國專利申請公開編號2004/0113217，由Chidamabarraco等所提出，也揭露了一個產生壓應力以及/或是張應力于基底的方法。這方法是用一具有L形狀的一層材料，形成且貼在溝道上的柵結構的側壁上。這樣具有L形狀的一層材料就會有兩個腳邊，一個鄰近柵側壁，一個鄰近元件的基底，所以應力就產生在鄰近的基底區域。此外，具有L形狀的這樣一層所用的材料需要針對N-FET與P-FET適當的控制或是改變，才可以改善集成電路(integrated?circuit，IC)的效能。

2003年的VLSI，第639頁中，由Y.Kim等所著的文章，以及2003年的IEDM，第167頁中，由T.Iwamato等所著的文章，也都揭示了L形的氮化硅層與HfSiO或是氮氧化硅柵介電層的使用。

以上的技術都是通過導引應力至元件的溝道區的方式，來改善CMOS元件的效能。但是，如果可以更增加溝道區的應力，將可更進一步的提高這些元件的效能。

發明內容

為解決上述現有技術中的問題，本發明提供一種半導體元件。該半導體元件包含有一基底、一柵結構、至少一L形層與一間隙壁、以及一應力層。該柵結構設于該基底上。該L形層具有一第一腳邊，沿著該柵結構延伸到一第一端點，以及一第二腳邊，沿著該基底延伸到一第二端點。該間隙壁(sidewallspacer)與該L形層的該第一腳邊跟第二腳邊相接觸。該應力層具有內應力，覆蓋在該柵結構、該L形層、該間隙壁以及該基底的部分區域，該應力層與該第一端點以及該第二端點相接觸。

本發明所述的半導體元件，其中，該應力層是為一接觸蝕刻停止層(contact-etching?stop?layer)，該接觸蝕刻停止層供給應力至該L形層。

本發明所述的半導體元件，其中，至少該L形層與該應力層其中之一具有氮化硅或是高介電常數的介電層。

本發明所述的半導體元件，其中，該應力層提供于柵結構下的該基底壓應力或張應力。

本發明所述的半導體元件，其中，至少該L形層與該應力層其中之一具有大于5的介電常數。

本發明所述的半導體元件，其中，該L形層的厚度小于25納米(nanometer)。

本發明所述的半導體元件，其中，該L形層提供于柵結構下的該基底壓應力或張應力。

本發明所述的半導體元件，其中，該間隙壁是選自氧化硅、氮化硅、以及氮氧化硅其中之一。

本發明所述的半導體元件，其中，該間隙壁包含有兩層材料，該兩層材料是包含有下列組合其中之一：氧化硅/氮化硅、氮化硅/氧化硅、以及氧化硅/氮化硅/氧化硅。