[發明專利]半導體器件及其制造方法

無效

• 申請號: 201010519477.2
• 申請日: 2010-10-25
• 公開（公告）號: CN101964356A
• 公開（公告）日: 2011-02-02
• 發明（設計）人: 胡志遠;曹子貴
• 申請（專利權）人: 上海宏力半導體制造有限公司
• 主分類號: H01L29/06
• 分類號: H01L29/06;H01L21/762
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 鄭瑋

技術領域

本發明涉及集成電路制造領域，更具體地說，本發明涉及一種半導體器件制造方法以及根據該制造方法制作的半導體器件。

背景技術

總劑量輻射效應(TID)一般是指在輻射環境中的一種效應，其中主要是高能粒子(包括如γ，x射線等)的輻射，總劑量效應主要表現為累積效應的結果。例如，在太空應用中，半導體器件在太空中可能要工作數10年，該半導體器件會長期地受到太空中高能粒子的輻照(比如γ，x射線等)這種長期累積的作用就形成了一種總劑量輻射效應。此外，在集成電路的半導體器件制造過程中，某些工藝過程中(例如在進行離子注入的時候)也會引入輕微的總劑量輻射效應。

上述輻射會在器件的所有氧化物中產生俘獲電荷，在柵極氧化層中的電荷就會導致閾值電壓偏移。由于在深亞微米中，柵極氧化層的厚度很薄，這導致在柵極氧化層中輻射產生的電荷很少，從而無需考慮其輻射效應。但是，對于淺溝槽隔離，由于淺溝槽隔離的氧化層非常厚，在淺溝槽隔離氧化物與器件有源區的界面附近將產生大量的俘獲電荷，對于NM0S，這些俘獲電荷為正電荷(即帶正電)，所以將導致淺溝槽隔離區的側壁的溝道反型形成大的漏電路徑(漏電流的流通路徑)。

也就是說，沿著器件柵極寬度方向，器件兩側與淺溝槽隔離區相鄰的區域很容易被淺溝槽隔離區中俘獲的正電荷所反型，從而形成一個寄生晶體管。換言之，漏電流是從淺溝槽隔離區側壁的寄生晶體管(兩側各有一個寄生晶體管)流走的。而且，這個漏電流是橫向地沿著淺溝槽隔離區側壁流動的。

美國專利公開US2005/0275069A1公開了一種制造半導體器件的方法，其中僅公開了通過提高淺溝槽隔離區側壁的摻雜來提高寄生晶體管的閾值電壓，從而減小漏電流。

希望提出一種更有效地消除寄生晶體管的影響的半導體器件制造方法以及半導體器件結構。

發明內容

因此，本發明的一個目的就是提供一種更有效地消除寄生晶體管的影響的半導體器件制造方法以及半導體器件結構。

根據本發明的第一方面，本發明所提供的半導體器件包括有源區以及淺溝槽隔離區，其中所述有源區包括源極區域、漏極區域以及柵極區域，并且所述柵極區域上方布置有多晶硅柵極，其中在沿著所述半導體器件的多晶硅柵極的寬度方向上，淺溝槽隔離區的側壁的輪廓是不平坦的(即，淺溝槽隔離區的側壁的輪廓不是一個平坦的平面)。

由于漏電流是沿著淺溝槽隔離區側壁的溝道產生的，所以本發明能夠通過使淺溝槽隔離區側壁的漏電路徑加長，從而減小漏電流。也就是說，現有技術中描述的寄生晶體管本質上與普通晶體管一樣，只不過可認為是以淺溝槽隔離區作為有效的柵極氧化層，所以，如果增長溝道長度，則可以減小電流。這樣，使得半導體器件可長期工作在存在總劑量輻射效應的環境中。

在上述半導體器件中，所述半導體器件是NMOS晶體管或者CMOS晶體管。

在上述半導體器件中，所述多晶硅柵極兩側的兩個淺溝槽隔離區側壁的輪廓是對稱的。

根據本發明的第二方面，提供了一種集成電路，該集成電路包括根據本發明第一方面的半導體器件。

根據本發明的第三方面，提供了一種半導體器件制造方法，所述半導體器件包括有源區以及淺溝槽隔離區，所述有源區包括源極區域、漏極區域以及柵極區域，并且所述柵極區域上方布置有多晶硅柵極，其中所述半導體器件制造方法包括：在沿著所述半導體器件的多晶硅柵極的寬度方向上，將淺溝槽隔離區的側壁的輪廓形成為不平坦的。

同樣，根據本發明的半導體器件制造方法能夠通過使淺溝槽隔離區側壁的漏電路徑加長，從而減小漏電流。

附圖說明

結合附圖，并通過參考下面的詳細描述，將會更容易地對本發明有更完整的理解并且更容易地理解其伴隨的優點和特征，其中：

圖1示出了現有技術的NMOS晶體管的結構的示意圖。

圖2示出了根據本發明第一實施例的NMOS晶體管的結構的示意圖。

圖3示出了根據本發明第二實施例的NMOS晶體管的結構的示意圖。

圖4示出了根據本發明第三實施例的NMOS晶體管的結構的示意圖。

圖5示出了根據本發明第四實施例的NMOS晶體管的結構的示意圖。

需要說明的是，附圖用于說明本發明，而非限制本發明。

具體實施方式

為了使本發明的內容更加清楚和易懂，下面結合具體實施例和附圖對本發明的內容進行詳細描述。