[發明專利]MPEG-4的解碼系統硬件電路

無效

• 申請號: 201010515691.0
• 申請日: 2010-10-22
• 公開（公告）號: CN102457719A
• 公開（公告）日: 2012-05-16
• 發明（設計）人: 岳彬
• 申請（專利權）人: 岳彬
• 主分類號: H04N7/26
• 分類號: H04N7/26
• 代理公司: 暫無信息
• 代理人: 暫無信息

1.MPEG-4的解碼系統硬件電路，利用DSP作為主機和FPGA仿時序，完成Vw2010初始化和控制、MPEG-4播放的功能，其特征在于所有的微代碼都通過HIU下載Vw2010通過HIU與外部主機通信，設置芯片rom_data[6:0]引腳為0000011，即rom_data[2]-rom_data[6]引腳接下拉電阻10k置低位，rom_data[0]，rom_data[1]引腳懸空置高位。

2.根據權利要求1所述MPEG-4的解碼系統硬件電路，其特征在于Vw2010是完成音視頻編解碼的主要芯片，Vw2010是實時MPEG-1，MPEG-2和MPEG-4音視頻系統編解碼芯片，視頻編碼部分接收未壓縮的ITU-R.BT.656數字視頻信號，壓縮后為網絡應用提供TS(MPEG)傳輸流，視頻解碼部分接收符合標準的MPEG或其他數據TS流，輸出ITU-R.BT.656數字視頻；音頻編碼部分接收未壓縮的I2S數字音頻信號，壓縮到MPEG中；音頻解碼部分接收MPEG數據，分離出音頻信號并輸出I2S數字音頻信號，Vw2010支持3種啟動碼導入模式：ROM導入，I2C導入和主機導入；所有3種模式向主RISC處理器、編解碼器CPU導入的微碼都是先置于解碼器的SDRAM中；采用主機導入模式，外部主機通過主機接口能夠訪問Vw2010芯片內部硬件寄存器和編解碼器SDRAM；主機接口內部擁有中斷控制器用于管理來自芯片內部各個獨立工作模塊的中斷信號，片內A/V緩存器和各個FIFO，以及允許外部主機來確定中斷源；主機接口還允許外部主機重置芯片內部編解碼器和主RISC處理器等各個獨立模塊；主機接口能夠靈活響應DMA請求，主機接口內部包含一系列內部寄存器，這些內部寄存器保存著用于A/V捕獲和編碼處理的相關參數，用于啟動和停止編解碼器操作。

3.根據權利要求1所述MPEG-4的解碼系統硬件電路，其特征在于主機接口具有讀寫芯片內部硬件寄存器的I/O通道，主機通過發送寄存器讀寫命令獲得訪問權限；訪問寄存器命令由2部份構成，HIU命令碼和寄存器地址碼；微碼下載：主機接口提供了往芯片內編解碼器的CPU和主RISC處理器下載微碼的通道；微碼的下載類似于寄存器訪問和SDRAM訪問，他需要HIU的命令，HIU提供的帶寬必須能區分出寫入帶寬和內部寄存器帶寬間指令長度存在的差異。