[發明專利]具有改進型終端的IGBT及其制造方法

有效

• 申請號: 201010509621.4
• 申請日: 2010-10-15
• 公開（公告）號: CN102005475A
• 公開（公告）日: 2011-04-06
• 發明（設計）人: 朱袁正;丁磊;葉鵬;胡永剛
• 申請（專利權）人: 無錫新潔能功率半導體有限公司
• 主分類號: H01L29/739
• 分類號: H01L29/739;H01L29/06;H01L21/331
• 代理公司: 無錫市大為專利商標事務所 32104
• 代理人: 曹祖良

技術領域

本發明涉及一種功率半導體器件，尤其是一種具有改進型終端的IGBT及其制造方法。

背景技術

絕緣柵雙極型晶體管IGBT（Insulated?Gate?Bipolar?Transistor）的出現大大改善了傳統金屬-氧化物-半導體場效應晶體管MOSFET固有存在的器件耐壓與導通電阻相互牽制的情況，這源于IGBT是一種結合了絕緣柵MOS晶體管與雙極型晶體管的高電流密度特性的器件，導通電阻的大幅降低為IGBT器件合理有效地提升耐壓帶來巨大的操作空間。而確保IGBT獲得較高耐壓的一個重要前提條件就是所述IGBT器件必需具備一種優良的終端保護結構。現有的終端保護結構包括傳統的場限環（FLR）結構、場限環加場板（FP）結構、場板結構、結終端延伸（JTE）結構、橫向變摻雜（VLD）結構等。目前已知廣泛使用于中高壓IGBT的終端保護結構包括傳統的場限環（FLR）結構、場限環加場板（FP）結構。

傳統的場限環（FLR）結構26如圖1所示。所述IGBT器件包含左側的器件有源區和位于有源區右側的器件終端保護區，所述IGBT器件的終端保護區包含多個互不接觸，并且依照指定距離相鄰排布的P型場限環14。當所述IGBT器件耐壓工作時，所述P型場限環14沿著由器件有源區指向器件終端保護區的方向依次耗盡，并且形成的耗盡區依次相連通，所需耐壓越高，P型場限環的數量則需越多。由此，使用上述終端保護結構存在以下不足：

1）、當所述IGBT器件工作在耐壓狀態時，其終端保護區的P型場限環14在遠離有源區一側的轉角處產生局部高電場，過高電場的出現降低了器件耐壓的可靠性。

2）、采用所述傳統的場限環終端保護結構，器件所能承受的擊穿電壓以及器件發生擊穿時的擊穿點受P型場限環14間的距離影響極大，大大縮小了其設計和制造時的波動容寬、增加了生產難度。

3）、采用所述傳統的場限環終端保護結構，以耐壓值為1200V，電流值為10A~25A規格的IGBT器件為例，其器件終端保護區面積占芯片總面積的30%~40%，其占有比例較大，在保證器件有源區面積大小的同時，則芯片面積較大，芯片制造成本較高。

場限環加場板（FP）結構27如圖2所示。所述IGBT器件包含左側的器件有源區和位于有源區右側的器件終端保護區，所述器件終端保護區包含多個互不接觸，并且依照指定距離相鄰排布的P型場限環14，所述每個P型場限環14上方設置有由導電多晶硅10和厚絕緣氧化層22構成的場板結構27；場板結構27上覆蓋有絕緣介質層28。當所述IGBT器件耐壓工作時，所述P型場限環14沿著由器件有源區指向器件終端保護區的方向依次耗盡，并且形成的耗盡區依次相連通，所需耐壓越高，P型場限環和場板的數量則需越多。同樣，采用所述場限環加場板的終端保護結構，其耐壓可靠性較易受設計尺寸和制造工藝波動的影響，而且終端保護區占整體芯片面積的比重較大，制約了降低芯片成本的空間。

發明內容

本發明的目的是克服現有技術中存在的不足，提供一種具有改進型終端的IGBT及其制造方法，其提高了器件的耐壓可靠性，增大了器件設計尺寸和制造工藝波動的容寬窗口，縮小了器件終端保護區所占芯片整體面積的比重，從而降低了成本。

按照本發明提供的技術方案，所述具有改進型終端的IGBT，在所述IGBT器件的俯視平面上，包括位于半導體基板上的有源區和終端保護區，所述有源區位于半導體基板的中心區，終端保護區位于有源區的外圍；所述終端保護區包括位于其內圈的分壓保護區及位于其外圈的截止保護區；所述分壓保護區包括第一分壓保護區與第二分壓保護區，所述第一分壓保護區環繞保護有源區，第二分壓保護區位于第一分壓保護區的外圈，并環繞包圍第一分壓保護區及有源區；其創新在于：

在所述IGBT器件的截面上，所述半導體基板具有兩個相對的主面，所述主面包括第一主面與第二主面，半導體基板的第一主面與第二主面間包括第一導電類型漂移區；第二分壓保護區包括至少一個第二導電類型注入區，所述第二導電類型注入區在第一導電類型漂移區內沿第一主面指向第二主面的方向延伸，相鄰的第二導電類型注入區由第一導電類型漂移區相間隔；

所述第二導電類型注入區內包括至少一個分壓溝槽，所述分壓溝槽位于第二導電類型注入區內，并沿由第一主面指向第二主面的方向在第二導電類型注入區內延伸；所述分壓溝槽內填充有第一絕緣介質層，所述第一絕緣介質層填充在分壓溝槽內，并覆蓋在半導體基板相應的第一主面上。