[發明專利]防靜電放電和防閂鎖效應保護電路規則的自動檢查方法

無效

• 申請號: 201010504474.1
• 申請日: 2010-10-13
• 公開（公告）號: CN102184268A
• 公開（公告）日: 2011-09-14
• 發明（設計）人: 侯勁松;張萍
• 申請（專利權）人: 天津藍海微科技有限公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術領域

防靜電放電(ESD)和防閂鎖效應(Latch?up)保護電路規則的自動檢查方法是集成電路輔助設計軟件工具中版圖驗證的一種特殊方法。本發明屬于集成電路輔助設計軟件工具中版圖驗證領域。

背景技術

集成電路版圖設計過程中，為了防止靜電放電和閂鎖效應引起內部電路的失效，需要在版圖中加入相應的保護電路，這些保護電路的設計要遵循一定的電路原理和工藝規則。電路設計完畢后，需要對保護電路進行電學規則和工藝規則的正確性驗證。驗證的主要內容包括：

●ESD器件的保護環檢查，保證器件周圍的保護環完整性、正確性。

●ESD器件的臨近區域內的普通器件類型檢查，保證極性的正確。

●針對寬度很大的MOS器件，檢查其周圍區域的合理正確性。

●檢查保護環的電阻值是否足夠小。

●檢查電源線、地線到保護環的電阻值是否足夠小。

●檢查孔接觸是否完全可靠。

目前，工業界常用的檢查方法是：根據工藝文件的原始描述，由人工對版圖設計的保護電路進行分析與查看，看版圖是否與工藝文件的規定保持一致。

人工分析的方法有兩個顯著缺點，首先，隨著電路設計的日益復雜，芯片規模不斷增加，人工分析的工作量十分龐大，嚴重影響設計效率。一個典型的包含ESD和Latch?up保護電路的芯片面積大約是3000微米x?3000微米，如果最小線寬為0.13微米，則該電路包含了幾百萬到上千萬個元器件，布線圖形的數目更是多達上億個，人工取檢查這種電路需要有經驗的工程師花費大約一周的時間，大大影響開發效率。其次，人工檢查難以保證測試的全面性，由于人在分析中難免會有小的疏忽與錯誤，會導致設計的版圖文件隱含某些錯誤未被發現，最終導致芯片加工失敗。

為了克服人工檢查ESD和Latch?up電路的缺陷，本發明提出了一種防靜電放電(ESD)和防閂鎖效應(Latch?up)保護電路規則的自動檢查方法，該方法由計算機程序自動生成進行檢查，可以在很短的時間內完成一個完整芯片的檢查，大大提高開發效率，保證電路的正確性。

發明內容

本發明提出了防靜電放電(ESD)和防閂鎖效應(Latch?up)保護電路規則的自動檢查方法，主要內容如下：

1.針對ESD和Latchup規則的原始工藝說明文件，構造用于自動檢查的規則文件，將自然語言轉化為計算機可以理解的描述語言：

例如，一個典型的ESD規則的原始工藝說明是：

An?N+nwell?contact?region?must?be?laid?out?between?internal?pgate?and?Nchtransistors?of?width＞＝200um

為了使得上述自然語言被計算機程序接受，本發明首先把上述描述轉換為一種標準的規則文件，文件名為esd_strp1，其描述如下：

DRC?Check?Map?PGate_internal?GDS21???tmp?1_hier.gds?maximum?results?all

DRC?Check?Map?Nwell_contact??GDS22???tmp?1_hier.gds?maximum?results?all

DRC?Check?Map?WideNGate??????GDS23???tmp?1_hier.gds?maximum?results?all

PGate_internal{

copy?PGate_internal

}

Nwell_contact{

copy?Nwell_contact

}

WideNGate{

copy?WideNGate

}

上述規則描述中，主要含義是：把需要檢查的三個圖形層次PGate_internal，

Nwell_contact和WideNGate輸出到一個臨時的數據文件tmp_hier1.gds中。

2.針對第一步生成的規則文件，利用主流版圖驗證工具的命令生成用于檢查ESD和Latch?up規則的中間數據文件，該中間數據文件為工業界標準的版圖格式gds2。

仍以上一步的例子為例，針對規則文件esd_step1，運行工業界主流的版圖驗證

工具Calibre，運行方式如下：

Calibre-drc?esd_step1