[發明專利]3D集成電路結構及其形成方法

有效

• 申請號: 201010502039.5
• 申請日: 2010-09-30
• 公開（公告）號: CN102446886A
• 公開（公告）日: 2012-05-09
• 發明（設計）人: 朱慧瓏
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L23/52
• 分類號: H01L23/52;H01L23/528;H01L21/768
• 代理公司: 北京市立方律師事務所 11330
• 代理人: 馬佑平

技術領域

本發明涉及半導體制造技術領域，尤其涉及一種3D集成電路結構及其形成方法。

背景技術

目前的3D?IC(Integrated?Circuit，集成電路)集成被描述為一種系統級架構，由多個晶片(wafer)結合形成，其中每個晶片的內部含有多個平面器件層的疊層，并經由硅通孔(TSV，Through-Silicon-Via)在Z方向相互連接。伴隨3D的應用，TSV尺寸將不斷變小，硅層厚度也將不斷地變薄，3D集成電路也將得到越來越廣泛的應用。

在形成3D集成電路結構的部分工藝過程中，例如在形成TSV孔的工藝中，會需要在形成的通孔中填充導電材料，例如銅、鋁、鎢等，由于需要將導電材料填充到TSV通孔中，這會引起嚴重的熱-機械應力，從而可能造成TSV通孔及其周圍的半導體結構產生裂縫，以及由于電流的變化造成器件失效等問題。

發明內容

本發明的目的旨在至少解決現有技術中的上述問題之一，為此，本發明的實施例提出一種3D集成電路結構及其制造方法，以提高3D集成電路的性能。

根據本發明的一個方面，本發明實施例提出了一種3D集成電路結構，所述集成電路結構包括第一晶片，其中第一晶片包括：襯底；形成在所述襯底上的半導體器件，以及形成在所述襯底及所述器件上的介質層；貫穿所述襯底、所述介質層形成的通孔，所述通孔內形成有導電材料層；包圍所述通孔的應力釋放層；以及連接所述器件與所述通孔的第一互連結構。

根據本發明的另一方面，本發明的實施例提出一種形成3D集成電路的方法，所述方法包括以下步驟：A、提供第一晶片，其中所述第一晶片包括：襯底、半導體器件以及介質層，其中，所述器件形成在所述襯底上，所述介質層形成在所述襯底及器件上；B、形成貫穿所述襯底以及所述介質層的通孔和應力釋放層，其中所述應力釋放層將所述通孔包圍；C、填充所述通孔以形成導電材料層；D、形成連接所述器件與所述通孔的第一互連結構。

在本發明中，對于構建在介質層上的半導體器件，通過在通孔中設置應力釋放層可以釋放一部分通孔中導電材料與周圍半導體(如硅)之間由于CTE(Coefficient?of?Thermal?Expansion，溫度膨脹系數)不匹配產生的應力，從而提高MOSFET器件及其相應構成的3D集成電路的性能。

本發明附加的方面和優點將在下面的描述中部分給出，部分將從下面的描述中變得明顯，或通過本發明的實踐了解到。

附圖說明

本發明的上述和/或附加的方面和優點從下面結合附圖對實施例的描述中將變得明顯和容易理解，其中：

圖1a和圖1b為本發明的第一實施例在制造3D集成電路的晶片過程中不同階段的截面結構示意圖；

圖2-6為利用圖1a和圖1b的實施例的晶片形成的3D集成電路的部分結構示意圖；

圖7a-7e為本發明的第二實施例在制造3D集成電路的晶片過程中不同階段的截面結構示意圖；

圖8和圖9為利用圖7a-7e的實施例的晶片形成的3D集成電路的部分結構示意圖。

具體實施方式

下面詳細描述本發明的實施例，所述實施例的示例在附圖中示出，其中自始至終相同或類似的標號表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考附圖描述的實施例是示例性的，僅用于解釋本發明，而不能解釋為對本發明的限制。

下文的公開提供了許多不同的實施例或例子用來實現本發明的不同結構。為了簡化本發明的公開，下文中對特定例子的部件和設置進行描述。當然，它們僅僅為示例，并且目的不在于限制本發明。此外，本發明可以在不同例子中重復參考數字和/或字母。這種重復是為了簡化和清楚的目的，其本身不指示所討論各種實施例和/或設置之間的關系。此外，本發明提供了的各種特定的工藝和材料的例子，但是本領域普通技術人員可以意識到其他工藝的可應用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的結構可以包括第一和第二特征形成為直接接觸的實施例，也可以包括另外的特征形成在第一和第二特征之間的實施例，這樣第一和第二特征可能不是直接接觸。

第一實施例

本發明實施例描述了先鍵合晶片，再形成通孔(如TSV孔)以形成3D集成電路的方法。參考圖1a到圖1b，該圖顯示了在制造本發明實施例的3D集成電路晶片過程中不同階段的截面結構。