[發明專利]一種動態邏輯門電路

無效

• 申請號: 201010292248.1
• 申請日: 2010-09-27
• 公開（公告）號: CN101951257A
• 公開（公告）日: 2011-01-19
• 發明（設計）人: 彭海朋;李麗香;胡崗;楊義先
• 申請（專利權）人: 北京郵電大學
• 主分類號: H03K19/20
• 分類號: H03K19/20
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術領域

本發明涉及集成電路技術領域，尤其是涉及一種基于雙勢阱的動態邏輯門電路。

背景技術

在下一代計算機芯片設計方面研究的一個重要方向就是使計算設備具有可重構的動態邏輯體系結構的研究。現有的可重構的動態邏輯體系結構都是基于傳統的可編程邏輯門陣列(FPGA)技術的，FPGA技術是對集成電路芯片上的靜態的連線進行重新連接來實現不同的功能，其單個的邏輯門并不是可重構的。而傳統的邏輯門電路一般是由單選擇的開關電路組合而成，門電路只能預先設置好，不能進行動態的轉換。現有技術也有用雙選擇開關電路組成的二元邏輯門電路，實現了在“與門”和“或門”之間的轉換。

混沌系統可以通過利用嵌入到非線性動力系統中豐富的模式，來執行邏輯計算功能，即基于動力學系統的可重構邏輯門使用固定的電路結構，在不改變電路結構的情況下，通過改變電路參數，使動力學系統元件在不同的邏輯門之間進行轉換，從而實現不同的運算功能，比如實現基本的邏輯門。

但是現有的實現可重構的動態邏輯門的方法都是基于動力學系統的(也即是通過微分或差分方程表示的數學模型，比較復雜)，不能很好地滿足邏輯運算速度以及邏輯結果多樣性的要求。

發明內容

本發明所要解決的技術問題在于需要提供一種可重構動態邏輯門電路，能夠在多種邏輯功能之間進行動態轉換。

為了解決上述技術問題，本發明提供了一種可重構動態邏輯門電路，包括第一輸入端、第二輸入端、第三輸入端、運算電路以及輸出端，其中：

所述第一輸入端，用于接收輸入信號；

所述第二輸入端，用于接收對所述輸入信號進行加權處理的加權系數，還用于接收勢阱參數；

所述第三輸入端，用于接收控制指令；

所述運算電路，分別與所述第一輸入端、第二輸入端及第三輸入端相連，用于根據所述輸入信號、加權系數、控制指令以及勢阱參數，獲得所述動態邏輯門電路的邏輯運算結果；

所述輸出端，與所述運算電路相連，用于輸出所述邏輯運算結果。較佳地，所述運算電路根據下式獲得所述邏輯運算結果：

根據|y-k_j|與β_l，j的大小關系，輸出不同的邏輯值；

其中：

I_i為第i個輸入信號，M為整數且1≤M；

C_i為輸入信號I_i的加權系數；

y是對輸入信號進行線形加權后，所得到的加權結果；

k_j為所述控制指令；

β_l，j為所述勢阱參數，用于決定所述勢阱的位置和間隔，l為正整數且1≤l≤L。

較佳地，當L為偶數時，如果則I_outj＝0，否則I_outj＝1；當L為奇數時，如果或者β_L，j＜|y-k_j|，則I_outj＝0，否則I_outj＝1；其中，I_outj為第j個輸出信號，j為正整數且1≤j≤N。

較佳地，在一個控制指令、兩個勢阱參數(即第一勢阱參數和第二勢阱參數)且一個輸出信號時，根據下式獲得所述邏輯運算結果：

根據|y-k|與β₁，β₂的大小關系，輸出不同的邏輯值；所述β₁為第一勢阱參數，所述β₂為第二勢阱參數。

較佳地，改變所述第三輸入端接收的所述控制指令，動態轉換所述邏輯門電路的邏輯功能。

較佳地，改變所述第二輸入端接收的所述勢阱參數，動態轉換所述邏輯門電路的邏輯功能。

較佳地，該邏輯門電路進一步包括：

存儲器，與所述第二輸入端相連，用于存儲所述加權系數、勢阱參數的值。

較佳地，所述運算電路包括第一電源、第二電源、第三電源、第四電源、第一放大器、第二放大器、第三放大器、第四放大器、第五放大器、第一電阻、第二電阻、第三電阻、第四電阻、第五電阻、第六電阻、第七電阻、第八電阻、第九電阻、第十電阻、第十一電阻、第十二電阻、第十三電阻、第一二極管、第二二極管、第三二極管、第四二極管、第一肖特基二極管、第二肖特基二極管、反相器以及OR門，其中：

所述第一放大器的同相輸入端經所述第四電阻，接入第一輸入信號；

所述第一放大器的同相輸入端經所述第三電阻，接入第二輸入信號；

所述第一放大器的反相輸入端經所述第一電阻，接入所述控制指令；