[發(fā)明專利]具有超結結構的功率器件及其制造方法

有效

• 申請?zhí)枺?/td>: 201010292133.2
• 申請日: 2010-09-26
• 公開（公告）號: CN101982873A
• 公開（公告）日: 2011-03-02
• 發(fā)明（設計）人: 唐納德·R·迪斯尼;邢正人
• 申請（專利權）人: 成都芯源系統(tǒng)有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/78;H01L29/06
• 代理公司: 成都九鼎天元知識產(chǎn)權代理有限公司 51214
• 代理人: 徐宏;詹永斌

技術領域

本發(fā)明的實施例涉及功率器件及其制造方法。更具體地說，本發(fā)明的實施例涉及垂直結構的金屬-氧化物半導體場效應晶體管(MOSFET)及其制造方法。

背景技術

同傳統(tǒng)的雙極性器件相比，垂直結構的金屬-氧化物半導體場效應晶體管(MOSFET)普遍具有更加優(yōu)越的功率開關特性。然而，垂直結構的功率MOSFET的導通電阻會隨著擊穿電壓的升高而急劇增大，致使其無法應用于高電壓場合。

獲得較低導通電阻且同時維持較高擊穿電壓的一個辦法是使用“超結”結構。圖1示出傳統(tǒng)的具有超結結構的垂直n型MOSFET的示意圖。如圖1所示，MOSFET?10包括漏極12，所述漏極12與n型漏區(qū)13耦接于第一端10a。MOSFET10還包括耦接于n型源區(qū)20上的源極14，與漏極12于第二端10b處隔離開的柵極16以及位于第一端10a和第二端10b之間的漂移區(qū)18。MOSFET10還包括鄰接于源極14和柵極16的p阱21，該p阱21形成場效應管的體區(qū)。

漂移區(qū)18包括p型柱22和n型柱24，該p型柱22和n型柱24并列形成“超結”。p型柱22和n型柱24具有特定的摻雜濃度，以使其在橫向上至少能夠基本相互耗盡。因此，MOSFET10的源極14和漏極12之間能夠具有較高的擊穿電壓。工作時，n型柱24在漏極12和源極14之間形成導電溝道。相比于其它傳統(tǒng)的功率MOSFET，圖1所示的n型柱24可以具有更高的摻雜濃度，因此可以獲得低導通電阻。所以，超結型MOSFET可以同時具有較低的導通電阻和較高的擊穿電壓。然而，盡管圖1所示超結型MOSFET在性能上具有很多優(yōu)點，但其成本較高并且難以精確制作。

發(fā)明內(nèi)容

針對現(xiàn)有技術中的上述一個或多個問題，本發(fā)明的一個目的是提供一種功率器件以及制造該功率器件的方法，以使得和現(xiàn)有技術相比，垂直結構MOSFET的制作能夠更加經(jīng)濟高效。

在本發(fā)明一個方面，提出了一種制造功率器件的方法，包括：

在襯底材料上形成外延層；

選擇性除去所述外延層的一部分以形成柱狀結構，所述柱狀結構從所述襯底材料上延伸出且具有側墻；

在所述柱狀結構的側墻上形成絕緣層；以及

將雜質通過所述絕緣層擴散進入所述柱狀結構的側墻內(nèi)。

根據(jù)本發(fā)明另一方面，提出了另一種制造功率器件的方法，包括：

在襯底上形成外延層；

在所述外延層上形成溝槽，所述溝槽具有第一側墻，第二側墻以及位于第一和第二側墻之間的底部。

在所述第一側墻和所述第二側墻中的至少一個上面形成絕緣層；以及

經(jīng)由所述第一側墻和所述第二側墻中的至少一個上面所形成的絕緣層，將雜質擴散進入所述外延層。

根據(jù)本發(fā)明又一方面，提出了又一種制造功率器件的方法，包括：

從襯底表面延伸以形成n型柱狀結構，所述n型柱狀結構具有與所述襯底直接接觸的第一表面，位于所述第一表面反面的第二表面以及位于所述第一和第二表面之間的側墻；

在所述側墻上引入絕緣材料；以及

將雜質經(jīng)由所述絕緣材料擴散進入所述n型柱狀結構。

根據(jù)本發(fā)明一方面，提出了一種功率器件，包括：

漏區(qū)，所述漏區(qū)包括具有第一導電類型的第一半導體材料；

漂移區(qū)，所述漂移區(qū)與所述漏區(qū)鄰接且所述漂移區(qū)包括n型柱、p型柱和絕緣區(qū)，所述n型柱、p型柱和絕緣區(qū)兩兩并列；

體區(qū)，所述體區(qū)包括具有第二導電類型的第二半導體材料，所述第二導電類型同所述第一導電類型相反，所述體區(qū)和所述漏區(qū)被所述漂移區(qū)隔開；

源區(qū)，所述源區(qū)具有第一導電類型且位于所述體區(qū)內(nèi)，所述源區(qū)同所述漂移區(qū)隔開。

和現(xiàn)有技術相比，本發(fā)明實施例提出的垂直結構MOSFET中小尺寸柱結構的制作能夠更加經(jīng)濟高效。

附圖說明

圖1是現(xiàn)有技術中垂直結構MOSFET的部分橫截面示意圖。

圖2A-2G是依照本發(fā)明實施例的制作垂直結構MOSFET的工藝步驟中半導體襯底的部分橫截面示意圖。

圖3A-3B是依照本發(fā)明另一實施例的制作垂直結構MOSFET的工藝步驟中半導體襯底的部分橫截面示意圖。

圖4A-4B是依照本發(fā)明又一實施例的制作垂直結構MOSFET的工藝步驟中半導體襯底的部分橫截面示意圖。

圖5是依照本發(fā)明實施例的制造的垂直結構MOSFET的部分橫截面示意圖。

具體實施方式