[發明專利]半導體裝置及其制造方法

有效

• 申請號: 201010283375.5
• 申請日: 2010-09-15
• 公開（公告）號: CN102169897A
• 公開（公告）日: 2011-08-31
• 發明（設計）人: 池田圭司;手塚勉
• 申請（專利權）人: 株式會社東芝
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L21/336;H01L29/417
• 代理公司: 永新專利商標代理有限公司 72002
• 代理人: 楊謙;胡建新

技術領域

本發明涉及具有隧道FET的半導體裝置及其制造方法。

背景技術

以前，在具有Ge溝道的隧道FET(TFET)中，利用由離子注入所形成的pin結形成源、溝道和漏。然后，用源結中的BTBT(Band?To?Band?Tunnelin：帶到帶的隧穿)決定電流驅動能力。因此，要提高驅動電流，就必須通過形成高濃度且陡峭的結來使隧道勢壘薄膜化成1～3nm(例如，參照非專利文獻1)。但是，由于利用離子注入和活化退火來完成該結的形成，因此，根據離子注入環境和雜質擴散等，結陡峭性的控制有限度。

作為與離子注入相比能實現更加陡峭的雜質剖面的方法，還提出了通過外延生長B和As膠狀物的Si來形成源/漏的方法(例如，非專利文獻2)。但是，在該方法中，現狀是雜質擴散在溝道中，未能形成陡峭的結。從而，結形成后的雜質分布偏差所導致的閾值偏差不可避免。

另一方面，在希望低功耗的器件中要求降低泄漏電流，利用漏結中的BTBT來決定關態泄漏電流。因此，必須要通過形成溝道/漏的低濃度且平緩的結來使隧道勢壘厚膜化。但是，在該方法中不能避免漏的低濃度化所導致的寄生電阻的上升。

此外，還提出一種通過用帶隙小的Ge(0.69eV)形成源，用帶隙大的Si(1.12eV)形成溝道和漏，來致力于源端的隧道勢壘的薄膜化和漏端的隧道勢壘的厚膜化的器件(例如，參照非專利文獻3)。但是，在該器件中，關于由雜質擴散所形成的結界面陡峭性的控制和雜質分布偏差所引起的閾值偏差，也未找出解決對策。

【非專利文獻1】E-H.Toh?et.al.：JOURNAL?OF?APPLIED?PHYSICS103，104504(2008)

【非專利文獻2】K.Bhuwalka??et.al.：Jan.J.Appl.Phys.45(2006)3106-3109

【非專利文獻3】T.Krishnamohan?et.al.：Tech.Dig.IEEE?IEDM，p.947-949(2008)

發明內容

本發明的目的在于提供一種能謀求對隧道FET的閾值偏差的抑制的半導體裝置及其制造方法。

本發明的一個方式涉及的半導體裝置具有：柵極，隔著柵絕緣膜形成在Si_1-xGe_x(0＜x≤1)的第一半導體層上；源/漏極，夾著上述第一半導體層的至少表面部而形成，并且用以Ge為主要成分的第二半導體與金屬的化合物形成；以及Si薄膜，形成在上述源極與上述第一半導體層之間，上述源極的柵側的端部與上述漏極的柵側的端部相對于上述柵極處于非對稱的位置關系，上述漏極的柵側的端部與上述源極的柵側的端部相比，從上述柵極的端部向柵外側方向更加遠離。

此外，本發明的另外一個方式涉及的半導體裝置的制造方法，其特征在于，包括：隔著柵絕緣膜在Si_1-xGe_x(0＜x≤1)的第一半導體層上的一部分形成柵極的工序；對夾著上述第一半導體層的與上述柵極對應的溝道區域的源/漏區域中的源區域進行蝕刻，形成溝部的工序；在上述溝部中露出的上述溝道區域的側面上外延生長Si薄膜的工序；在具有上述Si薄膜的溝部內，通過外延生長嵌入形成以Ge為主要成分的第二半導體層的工序；以及在嵌入形成了上述第二半導體層的上述源區域和上述漏區域的各表面上沉積金屬膜之后，通過熱處理使上述源區域和上述漏區域金屬化合物化的工序。

發明效果：

根據本發明，能夠謀求對隧道FET的閾值偏差的抑制。

附圖說明

圖1是示出第一實施方式涉及的半導體裝置(n型FET)的器件結構的剖視圖。

圖2是圖1的n型FET中的能帶圖。

圖3是示出第一實施方式涉及的半導體裝置(n型FET)的器件結構的剖視圖。

圖4是圖3的p型FET中的能帶圖。

圖5是示出第二實施方式涉及的半導體裝置的制造工序的剖視圖。

圖6是示出第二實施方式涉及的半導體裝置的制造工序的剖視圖。

圖7是示出第二實施方式涉及的半導體裝置的制造工序的剖視圖。

圖8是示出使用APM選擇蝕刻了Ge層時的截面形狀的圖。

圖9是示出相對熱處理溫度的鍺化合物的形成狀態的顯微鏡照片。

圖10是示出熱處理溫度與表面電阻的關系的圖。

圖11是示出相對熱處理時間的鍺化合物的形成狀態的顯微鏡照片。

圖12是示出熱處理時間與表面電阻的關系的圖。

圖13是用于說明本發明的變形例的剖視圖。