[發明專利]三維芯片裝置及三維芯片之遞減式層識別編號檢測電路無效
| 申請號： | 201010282451.0 | 申請日： | 2010-09-14 |
| 公開（公告）號： | CN102315204A | 公開（公告）日： | 2012-01-11 |
| 發明（設計）人： | 陳銘斌;張孟凡;吳威震 | 申請（專利權）人： | 張孟凡 |
| 主分類號： | H01L25/065 | 分類號： | H01L25/065;G06F7/50 |
| 代理公司： | 北京挺立專利事務所 11265 | 代理人： | 葉樹明 |
| 地址： | 中國臺灣臺中市南*** | 國省代碼： | 中國臺灣;71 |
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| 摘要： | |||
| 搜索關鍵詞： | 三維 芯片 裝置 遞減 識別 編號 檢測 電路 | ||
1.一種三維芯片裝置，由復數個芯片堆棧，其特征在于包含：
復數個減量電路，其依序連接，以執行減1運算，其用以運算三維芯片裝置芯片之輸入值，并將三維芯片裝置之每一芯片層之層識別編號輸出；以及
復數個凸塊，其耦合于三維芯片裝置之每一芯片層；
其中，該層識別編號系以N位之組合表示，將滿足M≤2N關系之M個以分配該層識別編號的M個半導體芯片準予以堆棧。
2.根據權利要求第1項之三維芯片裝置，其特征在于：其中每一該減量電路包含三個依序連接之全加器，其中每一該全加器系包含二個半加器與一個OR電路。
3.根據權利要求第1項之三維芯片裝置，其特征在于：其中在依序連接之M-1個該減量電路之中，該減量電路之輸入值設定從M-1開始，以該M個減量電路之輸入值分別為M-1至0作為該層識別編號，依序分配給該M個芯片層。
4.根據權利要求第1項之三維芯片裝置，其特征在于：其中在依序連接之M個該減量電路之中，該減量電路之輸入值設定從M開始，以該M個減量電路之輸入值分別為M-1至0作為該層識別編號，依序分配給該M個芯片層。
5.根據權利要求第1項之三維芯片裝置，其特征在于：其中每一該芯片層為半導體內存芯片，用以儲存數據。
6.根據權利要求第5項之三維芯片裝置，其特征在于：其中每一該半導體內存芯片除了包含內存電路以外，還包含運算電路。
7.一種三維芯片裝置之遞減式層識別編號檢測電路，其特征在于包含：
復數個減量電路，其依序連接，以執行減1運算，其用以運算三維芯片裝置芯片之輸入值，并將三維芯片裝置之每一芯片層之層識別編號輸出；以及
復數個凸塊，其耦合于三維芯片裝置之每一芯片層；
其中，該層識別編號系以N位之組合表示，將滿足M≤2N關系之M個以分配該層識別編號的M個半導體芯片準予以堆棧。
8.根據權利要求第7項之三維芯片裝置之遞減式層識別編號檢測電路，其特征在于：其中每一該減量電路包含三個依序連接之全加器。
9.根據權利要求第7項之三維芯片裝置之遞減式層識別編號檢測電路，其特征在于：其中在依序連接之M-1個該減量電路之中，該減量電路之輸入值設定從M-1開始，以該P個減量電路之輸入值分別為M-1至0作為該層識別編號，依序分配給該M個芯片層。
10.根據權利要求第7項之三維芯片裝置之遞減式層識別編號檢測電路，其特征在于：其中在依序連接之M個該減量電路之中，該減量電路之輸入值設定從M開始，以該M個減量電路之輸入值分別為M-1至0作為該層識別編號，依序分配給該M個芯片層。
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