[發(fā)明專利]微運(yùn)算處理系統(tǒng)及其數(shù)據(jù)寫入方法

無效

• 申請(qǐng)?zhí)枺?/td>: 201010282244.5
• 申請(qǐng)日: 2010-09-09
• 公開（公告）號(hào): CN102402417A
• 公開（公告）日: 2012-04-04
• 發(fā)明（設(shè)計(jì)）人: 鄭成棠
• 申請(qǐng)（專利權(quán)）人: 金麗科技股份有限公司
• 主分類號(hào): G06F9/30
• 分類號(hào): G06F9/30;G06F9/38
• 代理公司: 北京市柳沈律師事務(wù)所 11105
• 代理人: 史新宏

技術(shù)領(lǐng)域

本發(fā)明是關(guān)于一種微運(yùn)算處理系統(tǒng)及其數(shù)據(jù)寫入方法；更明確地說，本發(fā)明是關(guān)于一種能防止寫后寫(write?after?witre)數(shù)據(jù)危障(data?hazard)的微運(yùn)算處理系統(tǒng)及其數(shù)據(jù)寫入方法。

背景技術(shù)

已知技術(shù)中，中央處理單元(Central?Processing?Unit)為增進(jìn)數(shù)據(jù)處理的效益，便有了管線(pipe?line)的發(fā)展與設(shè)計(jì)，而基礎(chǔ)的管線設(shè)計(jì)原理主要將中央處理單元的動(dòng)作分為：取出基本指令(fetch)、將基本指令解碼成微指令(decode)、取出操作元(fetch?operands)、執(zhí)行微指令(execute)以及執(zhí)行結(jié)果寫回(write?back)五部分。中央處理單元?jiǎng)t可利用此設(shè)計(jì)，于基本指令進(jìn)行完第一步的動(dòng)作且欲進(jìn)行第二步動(dòng)作時(shí)，同步進(jìn)行下一基本指令的第一步動(dòng)作，如此一來，則可免除于傳統(tǒng)中央處理單元中，需等待基本指令完整執(zhí)行過后，才能進(jìn)行下一基本指令的操作的時(shí)間延遲。

而隨著管線的設(shè)計(jì)與發(fā)展，除了最初基本指令依序執(zhí)行的態(tài)樣，隨后更發(fā)展出能夠進(jìn)行亂序執(zhí)行(Out-Of-Order)的中央處理單元，其主要特征在于將基本指令解碼為數(shù)個(gè)微運(yùn)算后，可不需依序?qū)⑽⑦\(yùn)算交由中央處理單元處理，而僅需通過重新排序緩沖器(Reorder?Buffer)記錄微運(yùn)算整體的執(zhí)行過程，并在微運(yùn)算的結(jié)果欲寫回暫存器時(shí)，根據(jù)執(zhí)行過程的記錄重新安排其寫回順序，藉以確認(rèn)數(shù)據(jù)的正確性。如此一來，利用亂序執(zhí)行的中央處理單元即可更有彈性地進(jìn)行工作的分派，且更進(jìn)一步地增加中央處理單元使用的效率。

然而，使用亂序執(zhí)行的中央處理單元，必須確保上述重新排序緩沖器的正常運(yùn)作，以避免寫后寫數(shù)據(jù)危障的發(fā)生。換句話說，使用亂序執(zhí)行的中央處理單元必須能確保微運(yùn)算分散于管線中處理時(shí)，不會(huì)產(chǎn)生后續(xù)數(shù)據(jù)寫回暫存器的錯(cuò)誤問題，則亂序執(zhí)行的中央處理單元必須注意電路的設(shè)計(jì)與安排，因若數(shù)據(jù)產(chǎn)生錯(cuò)誤，輕微者可清除管線中全部的指令重新處理，嚴(yán)重者可導(dǎo)致程序后續(xù)的錯(cuò)誤。

而為了更提升中央處理單元的執(zhí)行效率，亂序執(zhí)行的復(fù)雜度也相對(duì)地提升，除了硬件上電路的設(shè)計(jì)將會(huì)以等比級(jí)數(shù)的復(fù)雜度成長(zhǎng)之外，也不能夠保證其效益會(huì)成正比的成長(zhǎng)，因若亂序執(zhí)行的過程太過于復(fù)雜，意味著中央處理單元將花費(fèi)更多的時(shí)間于處理微指令之間寫回動(dòng)作的協(xié)調(diào)。

鑒于上述，如何解決亂序執(zhí)行時(shí)過度復(fù)雜的電路設(shè)計(jì)且能同時(shí)確保數(shù)據(jù)處理的正確性及效益乃業(yè)界亟需解決的問題。

發(fā)明內(nèi)容

本發(fā)明的一目的在于提供一種微運(yùn)算處理系統(tǒng)，其包含多個(gè)暫存器、一處理器以及一控制模塊。各該暫存器界定至少一邏輯儲(chǔ)存區(qū)域。該處理器用以執(zhí)行一第一微運(yùn)算，其中該第一微運(yùn)算的一目標(biāo)區(qū)域?yàn)樵摰冗壿媰?chǔ)存區(qū)域其中之一，該目標(biāo)區(qū)域前次被一第二微運(yùn)算更新，且該第一微運(yùn)算及該第二微運(yùn)算各自具有一識(shí)別編號(hào)。該控制模塊用以根據(jù)該第一微運(yùn)算的該識(shí)別編號(hào)及該第二微運(yùn)算的該識(shí)別號(hào)碼，判斷該第一微運(yùn)算的執(zhí)行順序是晚于該第二微運(yùn)算的執(zhí)行順序，且用以于該處理器執(zhí)行該第一微運(yùn)算后，記錄該目標(biāo)區(qū)域被該第一微運(yùn)算更新。

本發(fā)明的另一目的在于提供一種用于一微運(yùn)算處理系統(tǒng)的數(shù)據(jù)寫入方法。該微運(yùn)算處理系統(tǒng)適可存取多個(gè)暫存器，各該暫存器界定至少一邏輯儲(chǔ)存區(qū)域。該方法包含下列步驟：(a)執(zhí)行第一微運(yùn)算，該第一微運(yùn)算的一目標(biāo)區(qū)域?yàn)樵摰冗壿媰?chǔ)存區(qū)域其中之一，該目標(biāo)區(qū)域前次被第二微運(yùn)算更新，該第一微運(yùn)算及該第二微運(yùn)算各自具有一識(shí)別編號(hào)；(b)根據(jù)該第一微運(yùn)算的該識(shí)別編號(hào)及該第二微運(yùn)算的該識(shí)別號(hào)碼，判斷該第一微運(yùn)算的執(zhí)行順序是晚于該第二微運(yùn)算的執(zhí)行順序；以及(c)記錄該目標(biāo)區(qū)域被該第一微運(yùn)算更新。

本發(fā)明的又一目的在于提供一種微運(yùn)算處理系統(tǒng)，其包含多個(gè)暫存器、一處理器以及一控制模塊。各該暫存器界定至少一邏輯儲(chǔ)存區(qū)域。該處理器用以執(zhí)行一微運(yùn)算，其中該微運(yùn)算的一目標(biāo)區(qū)域?yàn)樵摰冗壿媰?chǔ)存區(qū)域其中之一。該控制模塊用以判斷該目標(biāo)區(qū)域的該目標(biāo)區(qū)域未被更新，且用以于該處理器執(zhí)行該微運(yùn)算后，記錄該目標(biāo)區(qū)域被該微運(yùn)算更新。

本發(fā)明的再一目的在于提供一種用于一微運(yùn)算處理系統(tǒng)的數(shù)據(jù)寫入方法。該中央處理器適可存取多個(gè)暫存器，各該暫存器界定至少一邏輯儲(chǔ)存區(qū)域。該方法包含下列步驟：(a)執(zhí)行一微運(yùn)算，該微運(yùn)算的一目標(biāo)區(qū)域?yàn)樵摰冗壿媰?chǔ)存區(qū)域其中之一；(b)判斷該微運(yùn)算的該目標(biāo)區(qū)域未被更新；以及(c)記錄該目標(biāo)區(qū)域被該微運(yùn)算更新。