[發明專利]具有抖動脈寬調制控制器的數字鎖相系統

有效

• 申請號: 201010281314.5
• 申請日: 2010-09-02
• 公開（公告）號: CN101958711A
• 公開（公告）日: 2011-01-26
• 發明（設計）人: 陳志發;林建煒;鐘國棟
• 申請（專利權）人: 香港應用科技研究院有限公司
• 主分類號: H03L7/08
• 分類號: H03L7/08;H03L7/099
• 代理公司: 深圳新創友知識產權代理有限公司 44223
• 代理人: 江耀純

【技術領域】

本發明涉及數字鎖相環(PLL)，特別涉及使用脈寬調制(PWM)控制的數字鎖相系統。

【背景技術】

鎖相環(PLL)被廣泛用于為各種系統產生時鐘。最近，模擬PLL已經被數字PLL代替。這種數字PLL的數字控制較少受噪音影響，且耗能較少。

但是，數字鎖相系統有量化誤差，這會導致有限相位誤差。這種量化誤差不會出現在模擬系統里。由數字振蕩產生的這種有限相位誤差出現在輸出時鐘上。但是，這種有限的相位誤差會被反饋分頻器放大，并被施加到相位比較器。對輸入時鐘的跟蹤能力弱，最終導致周期抖動(period?jitter)增加，形式上就是大的近端相位噪聲(close-in?phase?noise)。

圖1是在現有技術的一個數字鎖相系統里的估計相位噪聲曲線圖。相位噪聲被繪制成一個偏移振蕩器中心頻率(如2.4GHz)的偏頻函數。圖1顯示相位噪聲在低的偏頻上很高。但是，對大頻偏來說，這種相位噪聲很低。

近端相位噪聲問題的一種解決方案是使用delta-sigma調制器(DSM)來控制數字數值的最低有效位(LSB)，該數字數值作為數字控制振蕩器(DCO)的輸入。DSM反饋時鐘以改善量化誤差，并降低有限相位誤差。越低的有限相位誤差(其被反饋分頻器放大)會導致在前端更準確的相位跟蹤，從而降低近端相位噪聲。

圖2是現有技術的一個使用delta-sigma調制器(DSM)的數字鎖相系統里估計相位噪聲的曲線圖。與圖1內的標準數字相位系統(點線)相比，DSM(實線)有一個更低的近端相位誤差，在此例子里減少了大約30dB的相位誤差。

但是，DSM產生一個更大的遠端相位誤差，從圖2內較高頻率上可以看出。通過DSM，相位噪聲從近端被轉移到遠端。當使用較高頻率時，周期抖動(period?jitter)可能更高。DSM運行得越靠近輸出時鐘的頻率，從近端轉移到遠端頻率區域的相位噪聲越大。

DSM的另一個問題是DSM在高頻率上運行，在這些高頻率上運行需要較高耗能。當DSM與邏輯系統如系統單芯片(SOC)集成在一起時，高速邏輯會施加壓力在邏輯系統上。

期望有一種數字鎖相系統，其能夠改善相位跟蹤，而不會將相位噪聲從近端轉移到遠端頻率區域。期望有一種代替delta-sigma調制器(DSM)的控制電路。期望有一種只有極少電路在高頻率上運行的控制電路，其能夠降低能耗和電路復雜性。也期望有一種使用抖動(dithering)來降低雜散噪聲(spur?noise)的控制電路。

【附圖說明】

圖1是現有技術的一個數字鎖相系統里的估計相位噪聲的曲線圖。

圖2是現有技術的一個使用delta-sigma調制器(DSM)的數字鎖相系統里的估計相位噪聲的曲線圖。

圖3是一個具有脈寬調制(PWM)控制的數字鎖相環(PLL)的示意圖。

圖4是顯示數字控制振蕩器(DCO)運行的曲線圖。

圖5顯示PWM控制器。

圖6顯示使用一個并-串行(parallel-to-serial)移位寄存器由PWM控制器20產生的脈沖。

圖7是一個簡單例子的由PWM控制器產生的LSB波形。

圖8是一個更復雜例子的由PWM控制器產生的LSB波形。

圖9A-B顯示LSB的脈寬調制如何改變來自數字控制振蕩器(DCO)的輸出時鐘頻率。

圖10顯示一個隨機化的PWM控制器。

圖11顯示隨機選擇的和調整的LSB波形的抖動(dithering)。

圖12是一個并-串行移位寄存器的示意圖。

圖13是一個PWM數字鎖相系統和delta-sigma調制器(DSM)系統的相位噪聲圖。

圖14是由數字控制振蕩器輸出的時鐘的功率譜曲線圖。

【發明詳述】

本發明涉及改進的數字鎖相系統。根據特定實施的上下文及其要求，以下描述使本領域技術人員能夠制作和使用本發明。對優選實施例的各種改進對本領域技術人員而言是顯而易見的，在此定義的普遍原理可以被應用到其它實施例。因此，本發明不是意在受限于在此所示和所述的特定實施例，而是屬于與在此披露的原理和新穎性特征一致的最廣的范圍內。