[發明專利]一種芯片設計中減少擁塞的方法和系統

無效

• 申請號: 201010273547.0
• 申請日: 2010-08-31
• 公開（公告）號: CN102385648A
• 公開（公告）日: 2012-03-21
• 發明（設計）人: 浦索明;于渤;葛亮;李俠
• 申請（專利權）人: 國際商業機器公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 北京市金杜律師事務所 11256
• 代理人: 酆迅;姜彥

技術領域

本發明一般涉及集成電路芯片設計，更具體地，本發明涉及一種芯片設計中減少擁塞的方法和系統。

背景技術

目前的大規模集成電路經常包含超過百萬個邏輯門。芯片內部器件(Cell)的放置和連接變得越來越困難。圖1A示出了現有集成電路芯片的空間結構，由圖1A可見，芯片的底部是由晶體管組成的基本層(Base?Layer)，上層是由金屬連線組成的金屬層。

如果在芯片的特定區域，金屬層提供的走線資源少于需要的走線資源，就稱為“擁塞”。通常，設計人員使用擁塞矩陣或者擁塞圖來描述擁塞的嚴重程度以及擁塞在芯片上的位置。圖1B示出了一個擁塞矩陣和擁塞圖的示例。如圖2B，左邊是擁塞圖，一般是一個彩色的圖，這里轉化成黑白圖。擁塞圖通常根據紅橙黃綠青藍紫的順序描述擁塞嚴重程度，紅色表示擁塞最嚴重，橙色、黃色、綠色、青色……擁塞嚴重程度依次減弱。在圖1B右邊的擁塞矩陣統計數據中，將區域分成若干個小方塊，每個小方塊中可容納若干條根線，小方塊的某個邊沿擁有一定數量的連線資源，在這個邊沿上的連線需求比上連線資源得到了一個百分比的數值用于表示擁塞程度，每條連線都會經過若干個邊沿，連線的擁塞程度可以用它所經過的擁塞最嚴重(百分比數值最大)的那個邊沿的百分比數值表示。第一欄數據表明擁塞程度，第二欄就是達到該擁塞數值的小方塊的邊沿的數量，第三欄是達到該擁塞數值的連線數量。過于嚴重的擁塞會造成沒有足夠的走線空間，使得設計的芯片沒有辦法布線。因此，芯片設計過程中，需要減少擁塞，使得設計出的集成電路的擁塞圖中顏色較淺，并且擁塞矩陣中第一欄的數據滿足一定要求，例如，全部低于100％或者90％，等等。

現有的集成電路設計中減少擁塞的方法包括如下幾種：

第一類方法：這一類方法是設計完成布局(full?placement)后，從物理上對設計進行改變，例如改變器件的位置和形狀，使得走線資源的需求分布更均衡。具體包括：

(1)膨漲法(Inflation)：該方法如圖2所示，在擁塞的區域使用功能完全一樣、但驅動能力更大的器件來代替原來的驅動能力小的器件。驅動能力越大的器件其寬度越大，管腳距離越大，使得單位面積的管腳密度降低，器件間走線的距離被膨漲開，可以降低擁塞；另外該方法使用驅動能力大的器件還能夠使走線選擇的金屬層更多，能夠更加平衡使用金屬層資源。該方法的缺點在于如果金屬層中每一層金屬的擁塞都很大，該方法的用處就很有限。

(2)擴展法(Spreading)：該方法如圖3所示，在擁塞的區域將原來的器件向四周擴散，分布到更大的區域，這樣，單位面積走線的需求降低，并且擴大的面積使得走線資源也擴大了，可以引入更多的走線資源，來解決擁塞問題。該方法的缺點就是走線變得更長，在連線比較復雜時，作用也有限。

(3)減少交叉線法(De-cross)：該方法如圖4所示，在該方法中，可以通過交換管腳的連接關系來使得交叉走線變成平行走線，從而減少不同器件之間的連線交叉，來減少擁塞。但是如果擁塞是由于器件的高管腳密度造成的，這種方法用處不大。

第二類方法：這類方法通過重寫RTL編碼，或者重做從RTL/GTECH編碼到門級映射，選擇更好的避免擁塞的門級結構來減少芯片設計的擁塞問題，圖5示意性地示出了這種方法的一個實例。RTL編碼是集成電路的高級編程語言，集成電路的設計過程首先進行RTL編碼(RTL?coding)，然后通過使用集成電路設計工具(例如synopsys?design?compiler)，將RTL編碼編譯成門級的網表，網表中包含芯片的器件及連接關系，這個過程稱為綜合，然后在進行芯片器件的擺放(Plcement)，再分析擁塞。在圖5中，左邊是對于同一段功能的不同RTL編碼，右邊是各個代碼對應的器件及其連接關系。當使用左上的一段RTL代碼時，如果發現出現擁塞，可以使用左下的RTL代碼替代，因為左下的RTL代碼對應的器件及其連接關系中，需要的走線更少，更有利于減少擁塞。但是，在集成電路設計過程中，前端寫RTL的設計人員和后端的布線人員往往是不同的設計人員，上述方法一般需要不同的設計人員之間合作，并且設計出的布局還要反復驗證擁塞是否滿足要求，如果不滿足，還要回到RTL編碼，多次疊代，造成設計周期較長。

發明內容