[發明專利]二階重排多項式交織器地址產生裝置與方法

無效

• 申請號: 201010269052.0
• 申請日: 2010-09-01
• 公開（公告）號: CN102386934A
• 公開（公告）日: 2012-03-21
• 發明（設計）人: 李順吉;王忠炫;沈文和
• 申請（專利權）人: 財團法人工業技術研究院
• 主分類號: H03M13/27
• 分類號: H03M13/27;H03M13/29
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 陳小雯

1.一種二階重排多項式QPP交織器地址產生裝置，該裝置包含：

L個QPP單元，表示為QPP單元1至QPP單元L，L≥2；

該裝置根據一QPP函數∏(i)＝(f₁i+f₂i²)mod?k，f₁與f₂是QPP系數，0≤i≤k-1，k是一輸入序列的信息區塊長度，接收數個可配置參數并利用該L個QPP單元來計算與輸出多個交織器地址，其中，∏(i)也是該裝置產生的一第i交織器地址，而每一QPP單元j，1≤j≤L，皆為一并行計算單元且并行輸出其相對應的一組交織器地址。

2.如權利要求1所述的地址產生裝置，其中該組交織器地址是一組順向交織器地址或一組逆向交織器地址，當該組交織器地址是順向交織器地址時，該QPP單元j并行輸出的該組交織器地址為∏(i+(j-1)M)，∏(i+(j-1)M+1)，...，∏(i+(j-1)M+(r-1))，當該組交織器地址是逆向交織器地址時，該QPP單元j并行輸出的該組交織器地址為∏(jM-i-1)，∏(jM-i-2)，...，∏(jM-i-r)，M＝k/L，M為一正整數，1≤r≤k。

3.如權利要求2所述的地址產生裝置，其中M等于2ⁿ，n為一正整數。

4.如權利要求2所述的地址產生裝置，其中該QPP單元1的硬件結構由r+1個多工器、r個寄存器、以及2r個2-輸入-相加后取余數電路，并搭配至少一控制信號來組成。

5.如權利要求2所述的地址產生裝置，其中對于2≤j≤L，每一該QPP單元j的硬件結構由r個寄存器、以及r個2-輸入-相加后取余數電路來組成。

6.如權利要求3所述的地址產生裝置，該裝置針對對數-對應MAP處理器不同根的并行解碼器架構，輸出相對應的交織器地址，來對應該不同根的MAP處理器的每一MAP處理器的順向或逆向路徑值的計算。

7.如權利要求1所述的地址產生裝置，該裝置是一種交織器或反交織器的地址產生裝置。

8.如權利要求1所述的地址產生裝置，其中對于j≥2，每一QPP單元j分別接收QPP單元j-1的計算結果。

9.如權利要求1所述的地址產生裝置，其中該數個可配置參數是{k、(f₁+f₂)mod?k、2f₂?mod?k、f1M?mod?k、∏(0)}與{k、f₂-f₁-2(M-1)f₂?mod?k、2f₂mod?k、f₁M?mod?k、∏(M-1)}的其中一組可配置參數。

10.一種二階重排多項式QPP交織器地址產生方法，應用于一通訊系統上的編解碼器，該方法包含：

根據一QPP函數∏(i)＝(f₁i+f₂i²)mod?k，輸入多個可配置參數；以及

通過L個QPP單元來計算與輸出多個交織器地址，該L個QPP單元的每一QPP單元j，1≤j≤L，皆為一并行計算單元且并行輸出其相對應的一組交織器地址；

其中∏(i)是該方法產生的一第i交織地址，f₁與f₂是QPP系數，k是一輸入序列的信息區塊長度，0≤i≤k-1，mod是一模運算，如此，讓該輸入序列的信息填入多個相對應的存儲器的地址。

11.如權利要求10所述的地址產生方法，其中該組交織器地址是一組順向交織器地址或一組逆向交織器地址，當該組交織器地址是順向交織器地址時，該QPP單元j并行輸出的該組交織器地址為∏(i+(j-1)M)，∏(i+(j-1)M+1)，...，∏(i+(j-1)M+(r-1))，當該組交織器地址是逆向交織器地址時，該QPP單元j并行輸出的該組交織器地址為∏(jM-i-1)，∏(jM-i-2)，...，∏(jM-i-r)，M＝k/L，M為一正整數，1≤r≤k。

12.如權利要求11所述的地址產生方法，其中M等于2ⁿ，n為一正整數。