[發(fā)明專利]一種集成電路中靜電放電防護(hù)結(jié)構(gòu)

有效

• 申請(qǐng)?zhí)枺?/td>: 201010268550.3
• 申請(qǐng)日: 2010-08-31
• 公開(kāi)（公告）號(hào): CN101937917A
• 公開(kāi)（公告）日: 2011-01-05
• 發(fā)明（設(shè)計(jì)）人: 倪劼;陳雷;孫華波;禹放斌;林彥君;王文鋒;王雷;張健;尚祖賓;周雷
• 申請(qǐng)（專利權(quán)）人: 北京時(shí)代民芯科技有限公司;中國(guó)航天科技集團(tuán)公司第九研究院第七七二研究所
• 主分類號(hào): H01L27/02
• 分類號(hào): H01L27/02
• 代理公司: 中國(guó)航天科技專利中心 11009
• 代理人: 楊虹

技術(shù)領(lǐng)域

本發(fā)明涉及一種靜電放電防護(hù)結(jié)構(gòu)，特別是涉及一種通過(guò)電路和版圖的設(shè)計(jì)來(lái)提高靜電放電防護(hù)效果的結(jié)構(gòu)，屬于集成電路靜電防護(hù)技術(shù)領(lǐng)域。

背景技術(shù)

靜電放電是當(dāng)今CMOS集成電路中最重要的可靠性問(wèn)題之一。隨著超大規(guī)模集成電路工藝的高速發(fā)展，特征尺寸已進(jìn)入深亞微米階段，大大提高了集成電路的性能和運(yùn)算速度。但器件尺寸的減小，導(dǎo)致了器件對(duì)外界電磁干擾的敏感程度也大大提高，使靜電放電對(duì)器件可靠性的危害變得越來(lái)越顯著。

另一方面，隨著集成電路信號(hào)傳輸速度的提高，輸入/輸出接口處的靜電放電防護(hù)電路導(dǎo)致的延時(shí)，給高速電路帶來(lái)了很大的影響。必須改進(jìn)靜電放電防護(hù)結(jié)構(gòu)，使之與輸入/輸出接口電路相配合，從而使芯片擁有更好的接口性能。隨著芯片集成度的提高和混合電壓技術(shù)的應(yīng)用，使得靜電放電防護(hù)電路的復(fù)雜性也大大提升。

在以前的研究中，在深亞微米集成電路中主要是使用CMOS器件和可控硅器件來(lái)實(shí)現(xiàn)靜電放電防護(hù)器件。隨著集成電路特征尺寸的減小，CMOS器件作為靜電放電防護(hù)器件需要占用較大的芯片面積，且存在非均勻?qū)ǖ娜秉c(diǎn)。而可控硅器件作為靜電放電防護(hù)器件具有較高的觸發(fā)電壓，并且可能引發(fā)閂鎖現(xiàn)象，在設(shè)計(jì)實(shí)現(xiàn)上存在一定難度。

發(fā)明內(nèi)容

本發(fā)明的技術(shù)解決問(wèn)題是：克服現(xiàn)有技術(shù)的不足，針對(duì)深亞微米集成電路的靜電放電防護(hù)問(wèn)題，提供一種新型的靜電放電防護(hù)結(jié)構(gòu)，該結(jié)構(gòu)使用一種新型的具有齊納二極管結(jié)構(gòu)的分段雙極晶體管器件，實(shí)現(xiàn)了集成電路的靜電放電防護(hù)網(wǎng)絡(luò)。本發(fā)明克服了CMOS器件非均勻?qū)?，以及可控硅結(jié)構(gòu)較高觸發(fā)電壓和容易引發(fā)閂鎖等缺點(diǎn)，同時(shí)減小了靜電放電防護(hù)器件所占用的芯片面積。

本發(fā)明的技術(shù)解決方案是：一種集成電路中靜電放電防護(hù)結(jié)構(gòu)，包括第一類靜電放電防護(hù)器件和第二類靜電放電防護(hù)器件，使用至少一個(gè)連接在輸入壓焊點(diǎn)與電源軌線間的第一類靜電放電防護(hù)器件、至少一個(gè)連接在輸入壓焊點(diǎn)與地軌線間的第二類靜電放電防護(hù)器件和至少一個(gè)鎮(zhèn)流電阻來(lái)保護(hù)集成電路的輸入緩沖器，使用至少一個(gè)連接在輸出壓焊點(diǎn)與電源軌線間的第一類靜電放電防護(hù)器件和至少一個(gè)連接在輸出壓焊點(diǎn)與地軌線間的第二類靜電放電防護(hù)器件來(lái)保護(hù)集成電路的輸出緩沖器；使用至少一個(gè)連接在電源軌線與地軌線間的第二類靜電放電防護(hù)器件來(lái)保護(hù)電源軌線和地軌線之間的器件，其中第一類靜電放電防護(hù)器件為二極管，第二類靜電放電防護(hù)器件為帶齊納二極管的分段雙級(jí)晶體管，帶齊納二極管的分段雙級(jí)晶體管由分段雙級(jí)晶體管、發(fā)射極串聯(lián)電阻、集電極串聯(lián)電阻、基極電阻的和齊納二極管組成。

所述的帶齊納二極管的分段雙級(jí)晶體管加工過(guò)程通過(guò)以下步驟實(shí)現(xiàn)，

第一步，在P-襯底即基極上進(jìn)行氧化物沉積，形成第一淺槽隔離區(qū)和第二淺槽隔離區(qū)，基極的電阻即基極電阻；

第二步，在第二淺槽隔離區(qū)下方進(jìn)行N型注入，形成N-阱，基極和N-阱構(gòu)成寄生二極管；

第三步，在第一淺槽隔離區(qū)上進(jìn)行氧化，形成柵氧化層；

第四步，在柵氧化層上進(jìn)行多晶硅沉積，形成多晶硅層；

第五步，在多晶硅層兩側(cè)進(jìn)行氮化硅沉積，形成第一、二氮化硅側(cè)墻；

第六步，在第一氮化硅側(cè)墻左側(cè)和第一淺槽隔離區(qū)右側(cè)進(jìn)行N型注入，形成第一、二N++有源區(qū)，第一、二N++有源區(qū)和基極構(gòu)成分段雙級(jí)晶體管中的一段，其中第一N++有源區(qū)為集電極，第二N++有源區(qū)為發(fā)射極；

第七步，在第一、二N++有源區(qū)下方進(jìn)行N型注入，形成第一、二N+區(qū)；

第八步，在第一N+區(qū)下方進(jìn)行P型注入，形成P有源區(qū)，第一N+區(qū)和P有源區(qū)構(gòu)成齊納二極管；

第九步，在第二淺槽隔離區(qū)左側(cè)進(jìn)行P型注入，形成P+有源區(qū)；

第十步，高溫退火；

第十一步，在第一N++有源區(qū)靠近第一氮化硅側(cè)墻部分上進(jìn)行氧化物沉積，形成第一金屬硅化物阻擋層即集電極串聯(lián)電阻，在第二N++有源區(qū)靠近第一淺槽隔離區(qū)部分上進(jìn)行氧化物沉積，形成第二金屬硅化物阻擋層即發(fā)射極串聯(lián)電阻；

第十二步，在P+有源區(qū)上進(jìn)行金屬硅化物沉積，形成第三金屬硅化物區(qū)，在第一N++有源區(qū)上進(jìn)行金屬硅化物沉積，形成第一金屬硅化物區(qū)，在第二N++有源區(qū)上進(jìn)行金屬硅化物沉積，形成第二金屬硅化物區(qū)；

第十三步，在第一、二、三金屬硅化物區(qū)上進(jìn)行金屬沉積，形成集電極金屬接觸、發(fā)射極金屬接觸和基極金屬接觸，完成分段雙級(jí)晶體管中的一段；

第十四步，重復(fù)第一～第十三步，同時(shí)得到分段雙級(jí)晶體管中的各段，分段雙級(jí)晶體管的各段基極相連，各段發(fā)射極相連，各段集電極上的第一金屬硅化物阻擋層通過(guò)第三淺槽隔離區(qū)隔離、第一金屬硅化物區(qū)相連。