[發明專利]半導體裝置及其制造方法

有效

• 申請號: 201010267697.0
• 申請日: 2010-08-30
• 公開（公告）號: CN102054868A
• 公開（公告）日: 2011-05-11
• 發明（設計）人: 引地敏彰
• 申請（專利權）人: 三菱電機株式會社
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/41;H01L21/336;H01L21/28
• 代理公司: 中國專利代理(香港)有限公司 72001
• 代理人: 閆小龍;徐予紅

技術領域

本發明涉及柵極電極和源極電極具有溝槽結構的半導體裝置及其制造方法。

背景技術

作為功率元件的功率半導體裝置，通過并聯連接同一結構的許多單位單元(unit?cell)，實現高速切換、高電流密度導致的導通時電阻(以下，有時稱為“導通電阻”)的降低、以及高破壞耐受量等的特性。在功率半導體裝置的開發中，以導通電阻的降低等作為目的，功率半導體裝置的小型化(miniaturization)不斷發展。

特別是在低耐壓的功率MOSFET(Metal?Oxide?Semiconductor?FieldEffect?Transistor，金屬氧化物半導體場效應晶體管)中，因為圖案的小型化與性能直接相關，所以小型化技術的開發在不斷發展。在小型化技術的最先端的元件中，采用在柵極電極的接觸部分的溝槽結構之外，在源極電極的接觸部分也具有溝槽(trench)結構的雙溝槽單元結構(doubletrench?cell?structure)(例如，參照專利文獻1～3)。

雙溝槽單元結構中的柵極電極和源極電極，例如以濺射埋入溝槽的方式形成電極膜從而形成。在以濺射形成的電極膜中，因為難以埋入溝槽，所以有在電極內部產生被稱為孔洞(void)的空洞，導致電極電阻增大的問題。此外也有電極在溝槽的部分中隆起，在電極表面產生凹凸，與引線接合等的外部布線的連接電阻增大的問題。

關于電極的表面形狀的技術，例如在上述的專利文獻3中公開。在專利文獻3中公開的技術中，在相當于溝槽的接觸孔內，例如通過化學氣相沉積(Chemical?Vapor?Deposition：簡稱CVD)將鎢作為插塞埋設之后，在其上形成源極電極，由此平坦地形成源極電極的表面。

專利文獻1：日本特開2007-35841號公報

專利文獻2：日本特開2007-311557號公報

專利文獻3：日本特開2003-318396號公報

在功率MOSFET中，如上述那樣，小型化不斷發展。小型化的進展招致柵極電阻的增大，招致時間常數CR的上升引起的切換時間的延遲的增大。此外，由于柵極電阻的增大，在單一的芯片內在切換速度中產生變動(variations)，容易發生不動勻的工作。

進而，在小型的區域中密集有現有技術的一倍以上的溝槽，在大電流且高溫條件下進行工作的功率元件中，在溝槽形成區域中產生的應力成為問題。當應力過大時，可能引起結晶的缺陷產生，進而引起漏電流的增大，因此需要盡可能地緩和應力。

關于用于解決這些問題的技術，在上述的專利文獻1～3中沒有公開。

發明內容

本發明的目的在于提供一種半導體裝置及其制造方法，該半導體裝置能夠防止切換時的延遲和不均勻工作，并且盡可能地緩和了在溝槽形成區域中產生的應力。

本發明的半導體裝置的特征在于，具備：第一導電型的第一半導體層；第二導電型的第二半導體層，在所述第一半導體層的厚度方向一方側的表面部形成；第一導電型的第三半導體層，在所述第二半導體層的厚度方向一方側的表面部有選擇地形成；柵極電極，在貫通所述第二和第三半導體層并到達所述第一半導體層的柵極溝槽內，隔著柵極絕緣膜被填充；第二導電型的第四半導體層，在所述第二半導體層中形成，比所述第二半導體層濃度高，所述第二半導體層構成貫通所述第三半導體層并到達所述第二半導體層的接觸溝槽的底部；以及接觸電極，填充在所述接觸溝槽內，與所述第三和第四半導體層相接，所述柵極電極具備：內部柵極電極，在所述柵極溝槽的包含底部的一部分中填充；以及低電阻柵極電極，與所述內部柵極電極相接，填充到所述柵極溝槽內的殘余部分，比所述內部柵極電極的電阻低，所述接觸電極具備：第一導電體層，在所述接觸溝槽內填充；以及第二導電體層，與所述第一導電體層相接，隔著層間絕緣膜覆蓋所述第三半導體層和所述柵極電極，所述第一導電體層和所述第二導電體層由相互不同的材料構成，所述低電阻柵極電極和所述第一導電體層由相同材料構成。