[發明專利]鎖相回路啟動電路

有效

• 申請號: 201010262790.2
• 申請日: 2010-08-24
• 公開（公告）號: CN102195641A
• 公開（公告）日: 2011-09-21
• 發明（設計）人: 陳建宏;周楙軒;蔡宗憲
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H03L7/08
• 分類號: H03L7/08
• 代理公司: 北京中原華和知識產權代理有限責任公司 11019
• 代理人: 壽寧;張華輝

技術領域

本發明涉及一種電路，特別是涉及一種使用啟動電路的鎖相回路電路。

背景技術

鎖相回路(PLL)電路廣泛用于集成電路(即積體電路)設計，例如，接收器的設計。PLL電路基本上是閉回路頻路控制系統，其操作方式是依據在一輸入信號和一輸出信號之間的相差的相感應偵測。

圖1繪示一傳統的PLL電路，包含：相位頻率偵測器(phase?frequencydetector，PFD)20、充電泵(charge?pump)22、低通回路過濾器(low-passloop?filter)24、電壓控制振蕩器(voltage-controlled?oscillator，VCO)26、回饋(FB)分配器(divider)28、和啟動電路(start-up?circuit)32。具有一輸入頻率F_in的輸入信號S_in被輸入PLL電路，再由PLL電路產生具有一輸出頻率F-out的輸出信號S-out。

圖2繪示啟動電路32的示意圖。啟動電路32包含循環計數器34，其計算輸入信號S_in的循環和提供一拉升電壓給圖1的節點36。從輸入信號的第一循環開始，閉合圖2的轉換器38，而供應一電壓(VDD)至PMOSs?40，以使分壓(例，VDD/2)輸出至圖1的節點36。這個輸出電壓標示為VPULL。因此，低通回路過濾器24(它包含電容)被充電，并且因為電容被充電而增加節點36的電壓VCOIN。因此，由VCO輸出的信號S_vco的頻率F_vco隨著電壓VCOIN增加而增加。

在一特定次數的循環(例如，64次)后，關閉循環計數器34和全部啟動電路32。這時，信號S_vco的頻率F_vco處于初始頻率。應明白，這個初始頻率被幾種因素影響。例如，對于一50MHz的輸入信號而言，啟動電路32被開啟1.28微秒(microseconds)。然而，當輸入信號具有10MHz的頻率，啟動電路32被開啟6.4微秒。這種輸入信號的頻率上的重大的差異造成PLL電路不同的鎖定時間。例如，啟動電路32開啟的時間可以是1.28微秒或6.4微秒，在這示例中，造成PLL電路不同的鎖定時間。

此外，在啟動電路32關閉時，信號S_vco的初始頻率F_vco可能已經超過規格設定的目標頻率。這種高頻率是超出規格的，且在減少前不能從PLL電路送出。請參照圖1，一門電路(即閘電路)30(例如，一NOR門(即NOR閘))被用來閘控初始頻率。在頻率減低至一目標頻率前，門電路30封鎖住由VCO?26產生的信號，使其不會從PLL電路送出。為達成這種功能，門電路30需要以由VCO?26產生的信號來比較具有目標頻率的一參考信號。然而，因為在由VCO?26產生的信號和參考信號間的可能相差，門電路30可能輸出具有比所要求的來得窄的脈沖的干擾。

傳統PLL電路有一額外問題是源于制造工藝、電壓和溫度(PVT)，盡管有相同的設計，它們導致不同的PLL電路在不同的制造工藝角落上工作，例如，快-快(fast-fast，FF)角落、慢慢(slow-slow，SS)角落等等。甚至對于相同的輸入信號，當工作于SS角落的電路初始頻率仍充分低于目標操作頻率時，在FF角落的電路初始頻率可能已經超過目標操作頻率。為保證不超過目標操作頻率，可調整PLL電路的設計，以使工作于FF角落的電路初始頻率亦低于目標操作頻率。可惜的是，這亦可能導致工作于SS角落的電路無法開始振蕩。

由此可見，上述現有的鎖相回路電路在產品結構與使用上，顯然仍存在有不便與缺陷，而亟待加以進一步改進。為了解決上述存在的問題，相關廠商莫不費盡心思來謀求解決之道，但長久以來一直未見適用的設計被發展完成，而一般產品及方法又沒有適切的結構及方法能夠解決上述問題，此顯然是相關業者急欲解決的問題。因此如何能創設一種新的鎖相回路電路，實屬當前重要研發課題之一，亦成為當前業界極需改進的目標。

發明內容

本發明的目的在于，克服現有的鎖相回路電路存在的缺陷，而提供一種新型結構的鎖相回路啟動電路，所要解決的技術問題是使其能夠及時檢測出電池等化器是否正常運作，非常適于實用。

本發明的另一目的在于，克服現有的鎖相回路電路存在的缺陷，而提供另一種新型結構的鎖相回路啟動電路，所要解決的技術問題是使其能夠及時檢測出電池等化器是否正常運作，從而更加適于實用。