[發明專利]集成電路及其形成方法有效

申請號：	201010254651.5	申請日：	2010-08-13
公開（公告）號：	CN102194814A	公開（公告）日：	2011-09-21
發明（設計）人：	王建勛;張智勝;孟憲輝	申請（專利權）人：	臺灣積體電路制造股份有限公司
主分類號：	H01L27/02	分類號：	H01L27/02;G06F17/50
代理公司：	北京市德恒律師事務所 11306	代理人：	陸鑫;高雪琴
地址：	中國臺***	國省代碼：	中國臺灣;71
權利要求書：	查看更多	說明書：	查看更多
摘要：
搜索關鍵詞：	集成電路及其形成方法
鉆瓜網技術展會專利詞庫專利權人專利榜在售專利公布日期熱門專利

【說明書】：

技術領域

本發明涉及半導體元件，尤其涉及包含虛置結構(dummy?structures)的集成電路及形成集成電路的方法。

背景技術

半導體集成電路(IC)工業已經歷快速的成長。集成電路材料與設計上的技術發展已產生出數個集成電路世代(generations?of?ICs)，其中每一世代相較于前一世代具有更小且更復雜的電路。然而，這些進展已增加集成電路的處理與制造的復雜度，為了使這些進展得以實現，需要在集成電路的處理與制作上有相似的發展。

在集成電路的發展過程中，功能性密度(functional?density)(即，每芯片面積的內連線元件的數目)已普遍地增加，而幾何尺寸(geometry?size)(即，使用工藝所能制作的最小的元件或線路)已減小。此縮小化工藝一般借著增加生產效率及降低相關成本而提供利益。這樣的縮小化還產生相對高的功率損耗值(power?dissipation?value)，其可借由使用低功率損耗元件而解決，例如是互補式金屬氧化物半導體(CMOS)元件。

在集成電路中，虛置圖案(dummy?patterns)設置于相鄰于核心區(core?area)的邊界區(boundary?region)。虛置圖案的設置是為了減低工藝負載效應(process?loading?effect)及/或晶體管效能變異(transistor?performance?variations)。申請人發現在邊緣區(edge?region)中，晶體管的溝道在溝道寬度的方向上可看到空白區(blank?area)，其不具有任何的虛置圖案或功能性晶體管圖案。在空白區中，形成有淺溝槽絕緣(STI)結構，并具有一大區域。淺溝槽絕緣結構對晶體管的溝道施加應變。受應變的溝道影響晶體管的操作電流(operation?current)。由于設置于邊緣區中的晶體管可能遭受不同的應變，因此晶體管的操作電流可能是多樣化，且落于預定的規格之外。當晶體管的尺寸縮小化時，應變溝道效應(strained-channel?effect)甚至變得更嚴重。

申請人還發現不具有任何的虛置圖案或功能性晶體管圖案的空白區還可能導致雙接觸孔蝕刻停止層邊界效應(dual?contact?etch?stop?layer?boundary?effect)。在工藝期間，通常將應力層(stress?layer)設置于空白區中，應力層的設置用以對n型金屬氧化物半導體(NMOS)晶體管提供拉伸應力。空白區中的應力層可影響施加至設置于鄰近核心區的邊緣的NMOS晶體管與PMOS晶體管的拉伸應力與壓縮應力。

由前述可知，業界急需包含虛置圖案的集成電路及形成基底電路的方法。

發明內容

為了解決現有技術的問題，本發明一實施例提供一種集成電路，包括：一核心區，具有至少一邊緣區；多個晶體管，設置于該邊緣區之中；以及多個虛置結構，鄰接該至少一邊緣區而設置，其中所述多個晶體管的每一溝道在一溝道寬度方向上面向所述多個虛置結構的至少其中之一。

本發明一實施例提供一種集成電路的形成方法，包括：形成多個虛置結構，其中所述多個虛置圖案鄰接該集成電路的一核心區的至少一邊緣區而設置；以及于該核心區的該至少一邊緣區中形成多個晶體管，其中所述多個晶體管的每一溝道在一溝道寬度方向上面向至少一個所述多個虛置結構。

本發明的施加至晶體管的每一溝道的應變應力可依需求而控制。

附圖說明

圖1顯示一實施例中的包含核心區的集成電路。

圖2顯示圖1實施例中，核心區110的一邊緣區的部分放大圖。

圖3顯示圖1實施例中，核心區110的另一邊緣區的部分放大圖。

圖4顯示晶體管的操作電流的變化。

圖5顯示根據本發明一實施例形成包含多個虛置結構的集成電路的方法流程圖。

圖6顯示一實施例中，包含設置于基底板上的集成電路的系統。