[發(fā)明專利]一種TSV通孔形成方法和TSV通孔修正方法

無效

• 申請(qǐng)?zhí)枺?/td>: 201010250521.4
• 申請(qǐng)日: 2010-08-11
• 公開（公告）號(hào): CN102315157A
• 公開（公告）日: 2012-01-11
• 發(fā)明（設(shè)計(jì)）人: 周軍
• 申請(qǐng)（專利權(quán)）人: 上海集成電路研發(fā)中心有限公司
• 主分類號(hào): H01L21/768
• 分類號(hào): H01L21/768;H01L21/311
• 代理公司: 上海思微知識(shí)產(chǎn)權(quán)代理事務(wù)所(普通合伙) 31237
• 代理人: 鄭瑋

技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體制造和封裝領(lǐng)域特別涉及TSV通孔形成方法和TSV通孔修正方法。

背景技術(shù)

隨著集成電路的集成度不斷提高，半導(dǎo)體技術(shù)也持續(xù)的飛速發(fā)展。現(xiàn)有的集成度提高主要是采取減小最小特征尺寸，例如：最小特征尺寸為90納米、最小特征尺寸為45納米、最小特征尺寸為32納米、最小特征尺寸為22納米，使得在給定的區(qū)域能夠集成更多的元件。但上述的減小最小特征尺寸在實(shí)質(zhì)上基本都是2D(二維)集成，具體地說就是被集成的元件都位于半導(dǎo)體晶圓(wafer)的表面，但是隨著集成電路技術(shù)進(jìn)入32納米甚至22納米技術(shù)平臺(tái)之后，系統(tǒng)復(fù)雜性、設(shè)備投資成本等方面的急劇上升。為此，利用現(xiàn)代電子封裝技術(shù)實(shí)現(xiàn)高密度的3D(三維)集成，成為了微電子電路(包括MEMS)系統(tǒng)級(jí)集成的重要技術(shù)途徑。

在眾多的3D封裝技術(shù)中，硅通孔(Through-Silicon-Via，TSV)技術(shù)成為現(xiàn)在研究的熱點(diǎn)，TSV技術(shù)具有如下優(yōu)勢(shì)：互連長(zhǎng)度可以縮短到與芯片厚度相等，采用垂直堆疊的邏輯模塊取代水平分布的邏輯模塊；顯著的減小RC延遲和電感效應(yīng)，提高數(shù)字信號(hào)傳輸速度和微波的傳輸；實(shí)現(xiàn)高密度、高深寬比的連接，從而能夠?qū)崿F(xiàn)復(fù)雜的多片全硅系統(tǒng)集成，密度比當(dāng)前用于先進(jìn)多片模塊的物理封裝高出許多倍；同時(shí)更加節(jié)能，預(yù)期TSV能夠降低芯片功耗大約40％。

在CN101740484A的中國專利中，可以發(fā)現(xiàn)更多的有關(guān)TSV技術(shù)的詳細(xì)信息。TSV技術(shù)包括如下的關(guān)鍵工藝：提供半導(dǎo)體襯底，所述半導(dǎo)體襯底通常選用n型硅襯底或者p型硅襯底，所述半導(dǎo)體襯底表面可以形成有芯片；在所述半導(dǎo)體襯底內(nèi)形成通孔，所述形成通孔的工藝為等離子刻蝕工藝；在所述通孔的側(cè)壁形成絕緣層；在側(cè)壁形成有絕緣層的通孔填入導(dǎo)電物質(zhì)；減薄所述半導(dǎo)體襯底并進(jìn)行對(duì)應(yīng)堆疊。

由于半導(dǎo)體襯底通常都具有相當(dāng)?shù)暮穸龋鲂纬赏椎墓に嚍榈入x子刻蝕工藝通常為波什刻蝕技術(shù)(Bosch?process)，波什刻蝕能夠形成深寬比相當(dāng)高的垂直通孔，但是，請(qǐng)參考圖1，形成的通孔側(cè)壁不光滑，凸凹不平，形似波浪，也被稱為扇貝形貌(scalloping?or?roughness)。這將使得后續(xù)的在通孔側(cè)壁形成的絕緣層的工藝相當(dāng)困難。具體地說，一方面，生長(zhǎng)絕緣材料的保型覆蓋性會(huì)隨著通孔深寬比的增大而變差；另一方面，生長(zhǎng)絕緣材料的保型覆蓋性又會(huì)隨著表面粗糙度的增加而變差。這就容易導(dǎo)致側(cè)壁絕緣層的失效，從而影響整個(gè)TSV的互連特性。

發(fā)明內(nèi)容

一種消除TSV通孔刻蝕過程中由于采用波什刻蝕工藝所產(chǎn)生的側(cè)壁扇貝形貌的TSV通孔形成方法和TSV通孔修正方法。

為解決上述問題，本發(fā)明提供了一種TSV通孔形成方法，包括：提供形成有硬掩模圖形的半導(dǎo)體襯底，所述硬掩模圖形與通孔對(duì)應(yīng)；以所述硬掩模圖形為掩模，刻蝕半導(dǎo)體襯底形成通孔；氧化所述通孔的側(cè)壁形成氧化層，且所述氧化層的擴(kuò)散邊界深淺一致；去除所述氧化層；去除所述硬掩模圖形。

可選的，所述硬掩膜圖形為單一覆層或者多層堆疊。

可選的，所述硬掩膜圖形材料為氮化硅。

可選的，所述硬掩膜圖形材料氮化硅、抗反射層和光刻膠層的堆疊結(jié)構(gòu)。

可選的，所述刻蝕半導(dǎo)體襯底形成通孔的工藝為波什刻蝕工藝。

可選的，通孔的直徑為1-50um，通孔深度為10-500um。

可選的，所述氧化工藝為熱氧化工藝。

可選的，所述氧化工藝的參數(shù)為：在氧氣的氣氛下，氧化溫度約在900-1400℃。

本發(fā)明還提供一種TSV通孔修正方法，包括：提供形成有通孔的半導(dǎo)體襯底，所述通孔側(cè)壁具有扇貝形貌；氧化所述通孔的側(cè)壁形成氧化層，且所述氧化層的擴(kuò)散邊界深淺一致；去除所述氧化層。

可選的，所述通孔的形成工藝為波什刻蝕工藝。

可選的，所述氧化工藝為熱氧化工藝。

可選的，所述氧化工藝的參數(shù)為：在氧氣的氣氛下，氧化溫度約在900-1400℃。

可選的，所述去除所述氧化層工藝為選擇性除去氧化硅的工藝。

與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有以下優(yōu)點(diǎn)：本發(fā)明采用在通孔側(cè)壁上的擴(kuò)散邊界的深淺趨于一致的氧化層，并去除氧化層獲得具有光滑側(cè)壁的通孔，不會(huì)在通孔的側(cè)壁出現(xiàn)側(cè)壁扇貝形貌，降低了填充TSV通孔的難度，最終減小了TSV器件失效的可能性。

附圖說明

圖1是具有扇貝形貌的TSV通孔示意圖；

圖2是本發(fā)明的TSV通孔的形成方法流程示意圖；

圖3至圖7是本發(fā)明TSV通孔的形成方法過程示意圖；