[發明專利]低密度校驗碼的譯碼系統有效
| 申請號: | 201010235312.2 | 申請日: | 2010-07-28 |
| 公開(公告)號: | CN101895375A | 公開(公告)日: | 2010-11-24 |
| 發明(設計)人: | 王軼翔;李浩然;俞暉;徐友云 | 申請(專利權)人: | 上海交通大學 |
| 主分類號: | H04L1/00 | 分類號: | H04L1/00;H03M13/11 |
| 代理公司: | 上海交達專利事務所 31201 | 代理人: | 王錫麟;王桂忠 |
| 地址: | 200240 *** | 國省代碼: | 上海;31 |
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| 摘要: | |||
| 搜索關鍵詞: | 密度 校驗碼 譯碼 系統 | ||
1.一種低密度校驗碼的譯碼系統,包括:若干譯碼處理裝置、第一存儲單元、第二存儲單元、譯碼處理裝置交織網絡和迭代終止處理裝置,其特征在于,第一存儲單元分別與每個譯碼處理裝置相連傳輸上次迭代的校驗更新值和本次迭代的校驗更新值,迭代終止處理裝置分別與每個譯碼處理裝置相連傳輸迭代終止信號和行校驗判決信息,第二存儲單元分別與每個譯碼處理裝置相連傳輸信息節點的后驗概率似然比和后驗概率似然比更新值,每個譯碼處理裝置分別與譯碼處理裝置交織網絡相連傳輸信息節點的后驗概率似然比更新值,譯碼處理裝置交織網絡與第二存儲單元相連傳輸調序后的信息節點的后驗概率似然比更新值;
所述的譯碼處理裝置包括:第一2選1選擇器、異或運算器、比特信息運算器、校驗節點信息運算器和信息節點后驗概率似然比運算器,其中:異或運算器與迭代終止處理裝置相連傳輸對應當前校驗節點的行重個信息節點的后驗概率似然比符號位的異或結果信息,第一2選1選擇器與第二存儲單元相連傳輸信息節點后驗概率似然比信息,第一2選1選擇器與異或運算器相連傳輸選擇的信息節點的后驗概率似然比信息,第一2選1選擇器與比特信息運算器相連傳輸選擇的信息節點的后驗概率似然比信息,第一存儲單元與比特信息運算器相連傳輸上次迭代的校驗更新值,比特信息運算器與校驗節點信息運算器相連傳輸信息節點的比特更新值,校驗節點信息運算器與第一存儲單元相連傳輸本次迭代的校驗更新值,校驗節點信息運算器與信息節點后驗概率似然比運算器相連傳輸本次迭代的校驗更新值和信息節點的比特更新值,信息節點后驗概率似然比運算器與譯碼處理裝置交織網絡相連傳輸信息節點后驗概率似然比更新值。
2.根據權利要求1所述的低密度校驗碼的譯碼系統,其特征是,所述的比特信息運算器包括:第一減法器、第一補碼轉換器和第一截位運算器,其中:第一減法器與第一2選1選擇器相連傳輸信息節點后驗概率似然比,第一減法器與第一存儲單元相連傳輸上次迭代的校驗更新值,第一減法器與第一補碼轉換器相連傳輸信息節點的信息更新值,第一補碼轉換器與第一截位運算器相連傳輸信息節點的信息更新值的符號位絕對值數字形式信息,第一截位運算器與校驗節點信息運算器相連傳輸信息節點的比特更新值。
3.根據權利要求1所述的低密度校驗碼的譯碼系統,其特征是,所述的校驗節點信息運算器包括:緩存器、第一比較器、第一寄存器、第二2選1比較器、第二寄存器、第二比較器、譯碼后修正裝置、第二截止運算器和第二補碼轉換器,其中:緩存器與比特信息運算器相連傳輸信息節點的比特更新值,緩存器分別與第二比較器和信息節點后驗概率似然比運算器相連傳輸信息節點的比特更新值,第一比較器與比特信息運算器相連傳輸信息節點的比特更新值,第一比較器與第二2選1比較器相連傳輸數據位寬個1或者是當前比特更新值的最小值和次小值的符號位,第一比較器與第一寄存器相連傳輸當前比特更新值的更新后最小值和次小值的符號位,第一寄存器與第二2選1選擇器相連傳輸當前比特更新值的更新后最小值和次小值的符號位,第一比較器與第二寄存器相連傳輸當前比特更新值的更新后最小值和次小值的符號位,第二寄存器與第二比較器相連傳輸當前比特更新值的更新后最小值和次小值的符號位,第二比較器與譯碼后修正裝置相連傳輸當前比特更新值的更新后最小值或次小值的符號位以及信息節點比特更新值的異或符號位信息,譯碼后修正裝置與第二截位運算器相連傳輸線性函數修正后的信息,第二截位運算器與第二補碼轉換器相連傳輸本次迭代的校驗更新值的符號位絕對值數字形式信息,第二補碼轉換器分別與第二存儲單元和信息節點后驗概率似然比運算器相連傳輸本次迭代的校驗更新值。
4.根據權利要求1所述的低密度校驗碼的譯碼系統,其特征是,所述的譯碼后修正裝置包括:n+1個比較單元、n個減法單元、1個限幅器和1個置零器,其中:第一比較單元與第二比較單元相連,第二比較單元與第一減法單元相連,第一減法單元與第三比較單元相連,第i比較單元與第i-1減法單元相連,第i-1減法單元與第i+1比較單元相連,以此類推,第n減法單元與第二截位運算器相連,限幅器的一端與第一比較單元相連,限幅器的另一端與第二截位運算器相連,置零器的一端與第n+1比較單元相連,置零器的另一端與第二截位運算器相連。
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