[發明專利]固態成像裝置和相機系統

有效

• 申請號: 201010234504.1
• 申請日: 2010-07-20
• 公開（公告）號: CN101969535A
• 公開（公告）日: 2011-02-09
• 發明（設計）人: 鈴木史繼;大池佑輔
• 申請（專利權）人: 索尼公司
• 主分類號: H04N5/335
• 分類號: H04N5/335;H04N5/225
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 郭定輝

技術領域

本發明涉及由CMOS圖像傳感器代表的固態成像裝置和相機系統。

背景技術

為了制造CMOS圖像傳感器，可以使用與一般CMOS集成電路相同的制造過程。可以由單個電源驅動CMOS圖像傳感器。在CMOS圖像傳感器中，可以在相同芯片中混合通過使用CMOS過程制造的模擬電路和邏輯電路。

因此，CMOS圖像傳感器具有多個顯著的優點，比如可以減少外圍IC的數目的優點。

作為CCD的輸出電路的輸出，主要使用由具有浮動擴散層(FD)的FD放大器輸出的一個通道(ch)。

另一方面，CMOS圖像傳感器具有用于每一像素的FD放大器。作為CMOS圖像傳感器的輸出，主要使用用于在像素陣列中選擇某一個行并同時在列方向讀出行中的像素的列并行(column-parallel)輸出。

這是因為以在像素中布置的FD放大器難以獲得足夠的驅動能力，且因此必須減少數據速率且并行處理是有益的。

提出各種電路作為列并行輸出CMOS圖像傳感器的圖像信號讀出(輸出)電路。

該電路的最先進的形式之一是包括用于每一列的模擬數字轉換器(在下文中縮寫為ADC)并提取像素信號作為數字信號的類型的電路。

以這種列并行ADC安裝的CMOS圖像傳感器被公開在，例如，W.Yang等，“An?Integrated?800(600CMOS?Image?System，”ISSCC?Digest?ofTechnicalPapers，pp.304-305，1999年2月和JP-A-2005-278135中。

圖1是安裝有列并行ADC的固態成像裝置(CMOS圖像傳感器)的配置示例的框圖。

如圖1所示，固態成像裝置1包括像素單元2、垂直掃描電路3、水平轉移掃描電路4和包括ADC組的列處理電路組5。

固態成像裝置1進一步包括數模轉換器(在下文中縮寫為DAC)6和放大器電路(S/A)7。

在像素單元2中，以矩陣形狀布置包括光電二極管(光電轉換元件)和像素內放大器的單元像素21。

在列處理電路組5中，在多個列中排列列處理電路51以在各個列中形成ADC。

列處理電路(ADC)51包括比較器51-1，其比較作為由步進地改變由DAC?6產生的基準信號獲得的斜坡波形(ramp?waveform)(RAMP)的基準信號RAMP(Vslop)和對于各個行線(row?line)通過垂直信號線從像素獲得的模擬信號。

列處理電路51進一步包括計數器鎖存器(存儲器)51-2，其對比較器51-1的比較時間計數，并存儲計數的結果。

列處理電路51具有n-位數字信號轉換功能且被布置在各個垂直信號線(列線)8-1到8-n中。因此，形成列并行ADC塊。

存儲器51-2的輸出連接到具有例如k位寬度的水平轉移線9。布置與水平轉移線9對應的k個放大器電路7。

圖2是圖1所示的電路的定時圖。

在列處理電路(ADC)51中，由在各個列中布置的比較器5-1將讀出到垂直信號線8的模擬信號(電位Vsl)與步進地改變的基準信號RAMP(Vslop)比較。

由計數器鎖存器51-2執行計數，直到模擬電位Vsl和基準信號RAMP(Vslop)的電平交叉且比較器51-1的輸出反轉。垂直信號線8的電位(模擬信號)Vsl被轉換為數字信號(AD-轉換)。

在一個讀出中執行AD轉換兩次。

在第一AD轉換中，將單元像素21的復位電平(P相位(phase))讀出到垂直信號線8(8-1到8-n)并執行AD轉換。

復位電平P相位包括每一像素中的波動。

在第二AD轉換中，將由單元像素21的光電轉換的信號讀出到垂直信號線8(8-1到8-n)(D相位)并執行AD轉換。

D相位也包括每一像素中的波動。因此，可以通過執行(D相位電平-P相位電平)來實現相關二重抽樣(CDS)。

被轉換為數字信號的信號被記錄在計數器鎖存器51-2中，由水平(列)轉移掃描電路4經由水平轉移線9依次讀出到放大器電路7，并最終輸出。

以這種方式，執行列并行輸出處理。

在P相位期間的計數器鎖存器51-2的計算處理被稱為初級采樣。在D相位期間的計數器鎖存器51-2的計算處理被稱為次級采樣。

發明內容

即使忽視光電二極管(PD)的特征和暗電流(dark?current)的影響，也執行CDS以除去在讀出到垂直信號線8的信號電位Vsl中出現的讀出放大器晶體管的閾值上的波動。