[發(fā)明專利]雙極性曼徹斯特碼解碼裝置及方法

有效

• 申請?zhí)枺?/td>: 201010232865.2
• 申請日: 2010-07-21
• 公開（公告）號: CN101902225A
• 公開（公告）日: 2010-12-01
• 發(fā)明（設(shè)計）人: 劉中海
• 申請（專利權(quán)）人: 中國航空工業(yè)集團(tuán)公司洛陽電光設(shè)備研究所
• 主分類號: H03M5/12
• 分類號: H03M5/12;H04L1/00
• 代理公司: 鄭州睿信知識產(chǎn)權(quán)代理有限公司 41119
• 代理人: 陳浩

技術(shù)領(lǐng)域

本發(fā)明涉及雙極性曼徹斯特碼解碼裝置及方法，屬于通訊技術(shù)領(lǐng)域。

背景技術(shù)

曼徹斯特（Manchester）編碼是一種采用相位編碼的串行通信編碼方式，應(yīng)用于各種通訊系統(tǒng)中。例如，目前在航空電子系統(tǒng)中廣泛使用的MIL-STD-1553B總線（Digital?Internal?Time?Division?Command/Response?Multiplex?Data?Bus）就使用了曼徹斯特編碼傳輸數(shù)據(jù)。

常用的曼徹斯特碼解碼方式分為兩大類，一類是使用軟件對數(shù)據(jù)進(jìn)行實時采樣的軟件解碼，其缺點是的CPU資源占用比較大，而且，由于軟件運(yùn)行時間上的不穩(wěn)定性，會造成采樣和解碼的錯誤；另一類是使用硬件的解碼器，通常使用鎖相環(huán)和異步時序電路來實現(xiàn)，這類解碼器的優(yōu)點是工作穩(wěn)定、抗干擾能力強(qiáng)，缺點是硬件電路比較復(fù)雜。

目前廣泛使用的大規(guī)模可編程器件CPLD/FPGA可以支持高達(dá)幾百兆的時鐘頻率，規(guī)模可達(dá)百萬門以上，可以方便的將復(fù)雜的邏輯功能集成其中，即實現(xiàn)了系統(tǒng)的小型化又利于產(chǎn)品的保密。一般來說，CPLD/FPGA更適合用來設(shè)計同步時序電路，如果用來設(shè)計異步時序電路的話效率會比較低。

發(fā)明內(nèi)容

本發(fā)明的目的是提供一種雙極性曼徹斯特碼解碼裝置，以實現(xiàn)系統(tǒng)小型化設(shè)計，提高系統(tǒng)集成度。

本發(fā)明的另一目的是提供一種雙極性曼徹斯特碼解碼方法，用在雙極性曼徹斯特碼解碼裝置上，實現(xiàn)雙極性曼徹斯特碼的快速解碼。

為實現(xiàn)上述目的，本發(fā)明的雙極性曼徹斯特碼解碼裝置包括可編程邏輯器件，該可編程邏輯器件中設(shè)置有：

數(shù)據(jù)有效檢測邏輯單元，用于檢測輸入可編程邏輯器件中的數(shù)據(jù)是否有效；

數(shù)據(jù)采樣邏輯單元，用于采樣數(shù)據(jù)?,并將采集到的數(shù)據(jù)存入采樣寄存器邏輯單元；

采樣寄存器邏輯單元，用于存儲采樣數(shù)據(jù)；

數(shù)據(jù)解碼邏輯單元，用于將采樣寄存器邏輯單元中存儲的數(shù)據(jù)解碼；

數(shù)據(jù)接收緩沖器邏輯單元，用于存放解碼后的系統(tǒng)可傳輸?shù)臄?shù)據(jù)。

進(jìn)一步的，所述可編程邏輯器件為CPLD或FPGA。

本發(fā)明的雙極性曼徹斯特碼解碼方法步驟如下：

（1）將差分?jǐn)?shù)字信號“數(shù)據(jù)正”和“數(shù)據(jù)負(fù)”輸入可編程邏輯器件，該可編程邏輯器件的數(shù)據(jù)有效檢測邏輯單元判斷輸入的數(shù)據(jù)是否有效，當(dāng)“數(shù)據(jù)正”和“數(shù)據(jù)負(fù)”信號不同時為“0”或“1”時，“數(shù)據(jù)有效”信號變?yōu)椤?”，表示輸入的數(shù)據(jù)有效，當(dāng)前傳輸線上有數(shù)據(jù)；

（2）當(dāng)收到數(shù)據(jù)有效檢測邏輯單元發(fā)出的數(shù)據(jù)有效信號后，數(shù)據(jù)采樣邏輯單元使用2倍于數(shù)據(jù)傳輸率的頻率采樣數(shù)據(jù)信號，數(shù)據(jù)采樣邏輯單元在“數(shù)據(jù)有效”信號為“1”時，生成“采樣”信號，在“采樣”信號為“1”時采樣“數(shù)據(jù)正”，并將采集到的數(shù)據(jù)存儲在采樣寄存器，待“數(shù)據(jù)有效”信號變?yōu)椤?”表示采樣結(jié)束；

（3）將采樣電路采集到的采樣寄存器邏輯單元中的數(shù)據(jù)解碼，數(shù)據(jù)解碼依照采樣寄存器中的數(shù)據(jù)每兩位解碼出一位數(shù)據(jù)；

（4）將解碼后的數(shù)據(jù)存入數(shù)據(jù)接收緩沖器中，以備數(shù)據(jù)輸出。

進(jìn)一步的，所述步驟（3）中采樣寄存器中的數(shù)據(jù)每兩位解碼出一位數(shù)據(jù)，當(dāng)兩位數(shù)據(jù)為“10”時，解碼數(shù)據(jù)為“1”，當(dāng)兩位數(shù)據(jù)為“01”時，解碼數(shù)據(jù)為“0”。

本發(fā)明的雙極性曼徹斯特碼解碼裝置包括有可編程邏輯器件，該可編程邏輯器件中設(shè)有數(shù)據(jù)有效檢測、數(shù)據(jù)采樣、采樣寄存器、數(shù)據(jù)解碼和數(shù)據(jù)接收緩沖器邏輯單元，這種設(shè)置能夠?qū)崿F(xiàn)雙極性曼徹斯特碼的解碼，而且實現(xiàn)了裝置小型化設(shè)計，提高了系統(tǒng)集成度。

本發(fā)明的雙極性曼徹斯特碼解碼方法，應(yīng)用于雙極性曼徹斯特碼解碼裝置中，能夠高效、快速、準(zhǔn)確的實現(xiàn)對輸入的有效數(shù)據(jù)的解碼。

附圖說明

圖1是本發(fā)明的雙極性曼徹斯特碼解碼裝置原理示意圖；

圖2是雙極性曼徹斯特碼編碼示意圖；

圖3是實施例中當(dāng)采樣到數(shù)據(jù)有效檢測波形圖；

圖4是實施例中數(shù)據(jù)采樣波形圖。

具體實施方式

本發(fā)明的雙極性曼徹斯特碼解碼裝置如圖1所示，包括可編程邏輯器件，該可編程邏輯器件可以為CPLD(complex?programmable?logic?device復(fù)雜可編程邏輯器件)或FPGA（field-programmable?gate?array?現(xiàn)場可編程門陣列）,可編程邏輯器件中設(shè)置有：

數(shù)據(jù)有效檢測邏輯單元1，用于檢測輸入可編程邏輯器件中的數(shù)據(jù)是否有效；

數(shù)據(jù)采樣邏輯單元2，用于采樣數(shù)據(jù)?,并將采集到的數(shù)據(jù)存入采樣寄存器邏輯單元；