[發明專利]動態時鐘反饋鎖存電路以及其鎖存方法

有效

• 申請號: 201010232101.3
• 申請日: 2010-07-16
• 公開（公告）號: CN101895275A
• 公開（公告）日: 2010-11-24
• 發明（設計）人: 約翰·L·唐肯
• 申請（專利權）人: 威盛電子股份有限公司
• 主分類號: H03K3/012
• 分類號: H03K3/012
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 史新宏

1.一種動態時鐘反饋鎖存電路，包含：

一反饋路徑，用以接收一時鐘輸入及多個數據輸入；當該時鐘輸入下降至低電平時，該反饋路徑輸出產生一數據值，其為這些數據輸入的函數；當該時鐘輸入上升至高電平并經一延遲期間后，該反饋路徑輸出產生一預設鎖存值；

一第一晶體管，當該時鐘輸入為低電平時，提供一充電路徑于一電壓源及一節點之間，用以將該節點預充電至一高邏輯值；當該時鐘輸出為高電平時，則不提供該充電路徑；

一第二晶體管，當該時鐘輸入為高電平時，提供一放電路徑，用以選擇性地將該節點由該預充電的高邏輯值放電至一低邏輯值；當該時鐘輸入為低電平時，則不提供該放電路徑；及

一第三晶體管，耦接于該節點和該第二晶體管之間，并受控于該反饋路徑的輸出，在該延遲期間，當該數據值為高電平時，則經由該第二晶體管的放電路徑將該節點放電至一低邏輯值；當該數據值為低電平時，則通過該第三晶體管使得該節點保持在預充電的高邏輯值；

其中，當該時鐘輸出上升至高電平并經過該延遲期間后，該反饋路徑產生該預設鎖存值，其使得該數據值的反相值被鎖存于該節點。

2.如權利要求1所述的動態時鐘反饋鎖存電路，其中該第一晶體管包含一P型溝道裝置，其具有一源極耦接至該電壓源，一漏極耦接至該節點，一柵極耦接至該時鐘輸入，該第二晶體管包含一N型溝道裝置，其具有一源極接地，一漏極耦接至該第三晶體管，一柵極耦接至該時鐘輸入，該第三晶體管包含一N型溝道裝置，其具有一源極耦接至該第二晶體管，一漏極耦接至該節點，一柵極耦接至該反饋路徑輸出。

3.如權利要求1所述的動態時鐘反饋鎖存電路，還包含：

一輸出鎖存，其輸入耦接至該節點，用以鎖存并輸出該節點的一反相值，其中該輸出鎖存包含：

一反相器，其輸入耦接至該節點；

一P型溝道裝置，其柵極耦接至該反相器的輸出，其源極耦接至該電壓源，其漏極耦接至該節點；及

一N型溝道裝置，其柵極耦接至該反相器的輸出，其源極接地，其漏極耦接至該節點。

4.如權利要求3所述的動態時鐘反饋鎖存電路，其中該輸出鎖存還包含：

一第二P型溝道裝置，耦接于該節點與該第一P型溝道裝置之間，且該第二P型溝道裝置具有一柵極，耦接至該反饋路徑的輸出。

5.如權利要求2所述的動態時鐘反饋鎖存電路，其中該輸出鎖存還包含：

一第二P型溝道裝置，耦接于該第一P型溝道裝置與該電壓源之間，且該第二P型溝道裝置具有一柵極，耦接至該反饋路徑的輸出。

6.如權利要求1所述的動態時鐘反饋鎖存電路，其中該反饋路徑包含一組合邏輯電路用以輸出產生該數據值，其為這些數據輸入及該時鐘輸入的函數，其中當該時鐘輸入為低電平時，該組合邏輯電路產生該數據值，其為這些數據輸入的函數；當該時鐘輸入為高電平時，無論這些數據輸入為何，該組合邏輯電路均產生該預設鎖存值。

7.如權利要求6所述的動態時鐘反饋鎖存電路，其中該反饋路徑包含：

一反相器，其輸入耦接以接收該時鐘輸入；

一與非門，其第一輸入耦接以接收該反相器的輸出，其第二輸入耦接以接收一第一數據輸入；及

一或非門，其第一輸入耦接以接收該與非門的輸出，其第二輸入耦接以接收一第二數據輸入。

8.如權利要求6所述的動態時鐘反饋鎖存電路，其中該反饋路徑包含：

一反相器，其輸入耦接以接收該時鐘輸入；

一第一與非門，其第一輸入耦接以接收該反相器的輸出，其第二輸入耦接以接收一第一數據輸入；

一第二與非門，其第一輸入耦接以接收該反相器的輸出，其第二輸入耦接以接收一第二數據輸入；及

一多工器，其第一輸入及第二輸入分別耦接以接收該第一與非門及該第二與非門的反相輸出，其選擇控制輸入耦接以接收一第三數據輸入。

9.如權利要求8所述的動態時鐘反饋鎖存電路，其中該第一數據輸入包含一組合邏輯電路，其所產生的輸出系假設該一第三數據輸入為高電平；其中該一第二數據輸入包含一組合邏輯電路，其所產生的輸出系假設該一第三數據輸入為低電平。