[發明專利]用于尺寸縮小性工藝的SPICE模型建立方法

無效

• 申請號: 201010221575.8
• 申請日: 2010-07-08
• 公開（公告）號: CN102314529A
• 公開（公告）日: 2012-01-11
• 發明（設計）人: 周天舒
• 申請（專利權）人: 上海華虹NEC電子有限公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 丁紀鐵

技術領域

本發明涉及半導體集成電路制造領域，特別是涉及一種用于尺寸縮小性工藝的SPICE模型建立方法。

背景技術

尺寸縮小性工藝(shrink?process)是芯片代加工廠推出的特色工藝。一般在某一技術節點成熟工藝的基礎上，制定相關的尺寸縮小規則進行版圖修改，使客戶原有的設計電路可直接流片。這樣，既縮小了電路的面積，又提高客戶原有的設計電路的使用效率。

現有尺寸縮小性工藝的SPICE模型建立方法是按MOS器件尺寸縮小后的實際尺寸提取對應的尺寸縮小性工藝的SPICE模型如BSIM模型。提取后的模型不做任何模型參數和仿真網表的改動。而客戶在仿真時不能直接利用原設計中尺寸縮小前的尺寸，因此，客戶必須在網表中更新所有MOS器件的實際尺寸即尺寸縮小后的尺寸，這樣大大降低了仿真效率。

發明內容

本發明所要解決的技術問題是提供一種用于尺寸縮小性工藝的SPICE模型建立方法，能節約技術開發成本、提高仿真效率。

為解決上述技術問題，本發明提供的用于尺寸縮小性工藝的SPICE模型建立方法，包括如下步驟：

步驟一、按MOS器件實際縮小后的尺寸提取BSIM模型。

步驟二、通過增加電路仿真器中SCALE即任意尺寸縮放參數的選項功能并使所述SCALE參數等于尺寸縮小性工藝的尺寸縮小系數來對模擬網表進行修正；其中所述尺寸縮小系數的范圍為大于等于0.5且小于1。

步驟三、對所述BSIM模型的XL模型參數和XW模型參數進行修正，其中XL模型參數即為工藝帶來的MOS器件溝道長度的誤差變量，所述XW模型參數即為工藝帶來的MOS器件溝道寬度的誤差變量。修正方法為使所述XL模型參數等于所述MOS器件溝道長度的調整變量，所述XW模型參數等于所述MOS器件溝道寬度度的調整變量。其中所述MOS器件溝道長度的調整變量的范圍為大于等于0微米且小于1微米，所述MOS器件溝道寬度的調整變量的范圍為大于等于0微米且小于1微米。

本發明能使芯片代加工廠無需開發新的電路設計環境，能節約相應的技術開發成本。通過本發明方法，電路設計者可直接仿真尺寸縮小前的原有電路設計就可得到基于尺寸縮小性工藝的實際器件及電路性能，能大大提高電路仿真的效率。

附圖說明

下面結合附圖和具體實施方式對本發明作進一步詳細的說明：

圖1是本發明方法流程圖。

具體實施方式

現有的尺寸縮小性工藝都有一套對應的尺寸縮小規則，對于MOS器件一般有以下的尺寸關系：

L_shrink＝L_original×RATIO+OFFSETL

W_shrink＝W_original×RATIO+OFFSETW

其中，L_shrink為尺寸縮小后的所述MOS器件溝道長度，L_original為尺寸縮小前的所述MOS器件溝道長度，RATIO為尺寸縮小系數，RATIO的范圍為0.5≤RATIO＜1.0，OFFSETL為所述MOS器件溝道長度的調整變量，OFFSETL的范圍為0微米≤OFFSETL＜1微米。W_shrink為尺寸縮小后的所述MOS器件溝道寬度，W_original為尺寸縮小前的所述MOS器件溝道寬度，OFFSETW為所述MOS器件溝道寬度的調整變量，OFFSETW的范圍為0微米≤OFFSETW＜1微米。

如圖1所示為本發明方法的流程圖，本發明實施例用于尺寸縮小性工藝的SPICE模型建立方法包括如下步驟：

步驟一、按MOS器件實際縮小后的尺寸提取BSIM模型。即在模型提取過程中，MOS器件尺寸全部采用L_shrink和W_shrink。

步驟二、通過增加電路仿真器中SCALE參數的選項功能并使所述SCALE參數等于尺寸縮小性工藝的尺寸縮小系數也即設定SCALE＝RATIO來對模擬網表進行修正。其中所述尺寸縮小系數的范圍為大于等于0.5且小于1。其中所述模擬網表為原有的MOS器件實際尺寸縮小前的設計電路的模擬網表。