[發明專利]具有電感電容槽電路的集成電路及其操作方法

有效

• 申請號: 201010221423.8
• 申請日: 2010-06-30
• 公開（公告）號: CN102163968A
• 公開（公告）日: 2011-08-24
• 發明（設計）人: 陳建宏;薛福隆;普強榮;林志昌
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H03L7/00
• 分類號: H03L7/00
• 代理公司: 北京市德恒律師事務所 11306
• 代理人: 陸鑫;高雪琴

技術領域

本發明涉及一種半導體電路的領域，且特別涉及包括電感電容槽電路的集成電路及其操作方法。

背景技術

鎖相回路(phase?locked?loops，PLLs)廣泛地用于電子設計，例如無線電、電視接收器、視頻裝置、衛星廣播以及儀器系統。鎖相回路是具有電壓控制振蕩器(VCO)或電流控制振蕩器(CCO)的一種電子電路，并且被持續地驅動到匹配輸入信號的頻率。對于低相位噪聲性能而言，會使用電感電容(LC)類型的電壓控制振蕩器(LCVCO?or?LC-tank?VCO)。本質上，電感-電容類型電壓控制振蕩器具有小頻率調整范圍。為了對抗程序變異以及覆蓋大范圍頻率操作，需要一系列的電容存儲處以增加調整范圍及頻率覆蓋范圍。然而，來自連接電容存儲處的互連電線的寄生電容降低調整范圍以及總頻率覆蓋范圍，所以需要被最小化。然而，最小化互連電容造成增加寄生電阻，因而增加電感電容槽電壓控制振蕩器的損失。因此，電容電感電壓控制振蕩器需要選擇理想的互連電線寬度以確保電容-電感電壓控制振蕩器有足夠的頻率覆蓋范圍以及調整范圍，并且同時沒有過度損失導致電感-電容電壓控制振蕩器無法振蕩。一旦寄生電容被設計固定，設計者僅能根據來自spice模型的最壞狀況互連電阻變異規格預算某些量的設計保護頻寬。假如實際的硅互連電阻移位到超過最壞情況變異規格，電感電容電壓控制振蕩器將無法振蕩。同樣地，電感電容電壓控制振蕩器有源裝置，正常來說是一對交錯耦合N溝道金屬氧化物半導體(NMOS)裝置或一對交錯耦合P溝道金屬氧化物半導體(PMOS)裝置，帶有會降低電感電容電壓控制振蕩器頻率覆蓋與調整范圍的寄生電容，因此需要減少寄生電容。控制有源裝置的增益以補償來自寄生電阻的電感電容電壓控制振蕩器的損失。因此，一方面使得有源裝置足夠大到有足夠的增益，但是另一方面必須使得有源裝置足夠小以最小化寄生電容。再者，需要選擇理想點(有源裝置尺寸)。假如實際硅中的有源裝置的增益遠小于最壞情況Spice模型規格，電感電容電壓控制振蕩器將無法振蕩。

傳統上，鎖相回路電路包括環型電壓或電流控制振蕩器或電感-電容電壓控制振蕩器(LCVCO)，其調整電路頻率接近想要的頻率。傳統電感電容電壓控制振蕩器有一個電感電容槽。電感電容槽符合程序變異，例如寄生互連電阻的變異。為了有足夠的電感電容槽品質因素使得電感電槽振蕩，添加一對交錯耦合NMOS或PMOS裝置以提供足夠增益給電感電容電壓控制振蕩器。因此，電感電容電壓控制振蕩器也符合晶體管的增益變異。變異會影響傳統電感電容電壓控制振蕩器的輸出振幅與頻率。可能發生的最遭情況是電感電容電壓控制振蕩器不能振蕩。

已經有多種方式被提出來對抗沖擊到電感電容電壓控制振蕩器性能與功能的程序變異。其中一個是通過增加電感電容槽的互連金屬線的寬度降低電感電容槽的寄生互連電阻。然而，增加互連金屬線的寬度也增加不想要的電感電容槽的寄生電容。不想要的寄生電容降低電感電容電壓控制振蕩器頻率覆蓋范圍以及調整范圍。此外，這種方式并不足以擔保電感電容槽振蕩在更寬于特定spice模型程序變異及/或電壓/溫度變異。

其他方式僅增加耦接電感電容槽的交錯耦合晶體管的增益。可發現到假如互連電阻以及交錯耦合的晶體管的硅變異劣于程序變異規格的硅變異時，電感電容電壓控制振蕩器可能仍然無法振蕩。也可發現到電感電容電壓控制振蕩器的輸出信號的共模電壓可能移位并且負面影響接收輸出信號的接收器的電路操作以及降低電感電容電壓控制振蕩器自身的操作空間。

在另一種方式，手動調整流經交錯耦合的晶體管的尾電流以便于增加交錯耦合的晶體管的增益。然而，尾電流的手動調整是有限且離散的。此外，假如目前總尾電流不夠時，尾電流的手動調整可能無法適當地補償來自過量的互連電阻變異的電感電容電壓控制振蕩器的損失。

基于上述，包括具有自動損失補償機制的電感電流槽的集成電路及其操作方法是有需要的。

發明內容

有鑒于此，本發明提供一種集成電路，包括：一電感電容槽電路，該電感電容槽電路用于輸出具有一峰值電壓的一輸出信號，該峰值電壓實質上地等于一振幅加上一直流電壓值；以及一回授回路，耦接該電感電容槽電路，其中該回授回路用于決定該輸出信號的該峰值電壓是否落在一第一電壓狀態與一第二電壓狀態之間的一范圍內用以調整該輸出信號的該振幅。