[發(fā)明專利]凹陷溝道型PNPN場(chǎng)效應(yīng)晶體管的集成電路及其制造方法

無效

• 申請(qǐng)?zhí)枺?/td>: 201010221408.3
• 申請(qǐng)日: 2010-07-08
• 公開（公告）號(hào): CN101894840A
• 公開（公告）日: 2010-11-24
• 發(fā)明（設(shè)計(jì)）人: 臧松干;劉昕彥;王鵬飛;張衛(wèi)
• 申請(qǐng)（專利權(quán)）人: 復(fù)旦大學(xué)
• 主分類號(hào): H01L27/088
• 分類號(hào): H01L27/088;H01L29/78;H01L29/10;H01L21/8234
• 代理公司: 上海正旦專利代理有限公司 31200
• 代理人: 陸飛;盛志范

技術(shù)領(lǐng)域

本發(fā)明屬于集成電路技術(shù)領(lǐng)域，具體涉及一種凹陷溝道型PNPN場(chǎng)效應(yīng)晶體管的集成電路及其制造方法，適于30納米技術(shù)節(jié)點(diǎn)以下制造技術(shù)。

背景技術(shù)

如今的集成電路器件技術(shù)節(jié)點(diǎn)已經(jīng)處于50納米左右，金屬-氧化物-硅場(chǎng)效應(yīng)晶體管（MOSFET）的尺寸不斷變小，單位陣列上的晶體管密度也越來越高，隨之而來的短溝道效應(yīng)也愈加明顯，它使得晶體管的漏電流上升、閾值電壓降低，增加了集成芯片的功耗。當(dāng)溝道長(zhǎng)度下降到30納米以下時(shí)，有必要使用新型的器件以獲得較小的漏電流，從而降低芯片功耗。

柵控PNPN晶體管是一種漏電流非常小的晶體管，可以大大降低芯片的功耗。圖1顯示了一種凹陷溝道型柵控PNPN晶體管的基本結(jié)構(gòu)，它是沿該器件溝道長(zhǎng)度方向的截面圖。如圖1所示，該柵控PNPN晶體管100包括一個(gè)半導(dǎo)體襯底101，源區(qū)102、耗盡區(qū)103、漏區(qū)104形成半導(dǎo)體襯底101之上。柵氧化層105和柵極106構(gòu)成了柵控PNPN晶體管的柵區(qū)，所示107a、107b為柵極側(cè)墻。耗盡區(qū)103是完全耗盡的一小塊區(qū)域，用于增加橫向的導(dǎo)電區(qū)域，增強(qiáng)載流子的隧穿能力。柵控PNPN晶體管中的源區(qū)102、耗盡區(qū)103、襯底區(qū)104和漏區(qū)105可以構(gòu)成一個(gè)p-n-p-n結(jié)或者n-p-n-p結(jié)，這種結(jié)構(gòu)降低了器件的漏電流，從而降低了集成芯片的功耗。

盡管柵控PNPN晶體管的漏電流要低于傳統(tǒng)的MOS晶體管，可以大大降低芯片功耗。但是，隨著柵控PNPN場(chǎng)效應(yīng)晶體管縮小到20納米以下，其漏電流也在隨器件的縮小而上升。普通柵控PNPN場(chǎng)效應(yīng)晶體管的驅(qū)動(dòng)電流較MOSFET低2-3個(gè)數(shù)量級(jí)，因此需要提高其驅(qū)動(dòng)電流，以提高集成柵控PNPN場(chǎng)效應(yīng)晶體管的芯片的性能。

發(fā)明內(nèi)容

本發(fā)明的目的在于提出一種半導(dǎo)體集成電路，使半導(dǎo)體器件在抑制漏電流增加的同時(shí)，也可以提高驅(qū)動(dòng)電流。

本發(fā)明提出半導(dǎo)體集成電路，它包括至少一個(gè)半導(dǎo)體襯底，在所述半導(dǎo)體襯底上形成的一個(gè)柵控PNPN晶體管和一個(gè)MOS晶體管。所述半導(dǎo)體襯底為單晶硅、多晶硅或者為絕緣體上的硅(SOI)。

進(jìn)一步地，對(duì)于所述的柵控PNPN晶體管，包括：

在所述半導(dǎo)體襯底內(nèi)形成的凹陷溝道區(qū)域；

位于所述半導(dǎo)體襯底內(nèi)凹陷溝道區(qū)域的一側(cè)的漏區(qū)；

位于所述半導(dǎo)體襯底內(nèi)凹陷溝道區(qū)域的非漏區(qū)側(cè)的源區(qū)；

位于所述源區(qū)之下的耗盡區(qū)；

在所述凹陷溝道區(qū)域之上形成的覆蓋整個(gè)凹陷溝道區(qū)域的柵區(qū)。

所述的柵區(qū)包括至少一個(gè)導(dǎo)電層和一個(gè)將所述導(dǎo)電層與所述半導(dǎo)體襯底隔離的絕緣層。所述導(dǎo)電層為TiN、TaN、RuO₂、Ru、WSi等金屬柵材料或者為摻雜的多晶硅；所述絕緣層為SiO₂、高k材料或者為它們之間的混合層。

更進(jìn)一步地，對(duì)于所述的MOS晶體管，包括：

在所述半導(dǎo)體襯底內(nèi)形成的源區(qū)和漏區(qū)；

在所述半導(dǎo)體襯底內(nèi)形成的介于所述源區(qū)和漏區(qū)之間的凹陷溝道區(qū)域；

在所述凹陷溝道區(qū)域之上形成的覆蓋整個(gè)凹陷溝道區(qū)域的柵區(qū)。

?所述的柵區(qū)包括至少一個(gè)導(dǎo)電層和一個(gè)將所述導(dǎo)電層與所述半導(dǎo)體襯底隔離的絕緣層，所述導(dǎo)電層為TiN、TaN、RuO₂、Ru、WSi等金屬柵材料或者為摻雜的多晶硅，所述絕緣層為SiO₂、高k材料或者為它們之間的混合層。

柵控PNPN晶體管和MOS晶體管均使用了凹陷型溝道結(jié)構(gòu)，使得半導(dǎo)體集成電路在提高驅(qū)動(dòng)電流的同時(shí)減小了漏電流，也就是降低芯片功耗的同時(shí)提高了芯片的性能。本發(fā)明所提出的半導(dǎo)體集成電路特別適用于低功耗的集成電路芯片的制造。

同時(shí)，本發(fā)明還提出了上述半導(dǎo)體集成電路的制造方法，包括如下步驟：

提供一個(gè)具有第一種摻雜類型的半導(dǎo)體襯底；

進(jìn)行離子注入，在所述半導(dǎo)體襯底內(nèi)形成第一種摻雜類型的區(qū)域；

在所述半導(dǎo)體襯底上形成第一層絕緣掩膜；

淀積形成第一層光刻膠；

掩膜、曝光、刻蝕形成開口結(jié)構(gòu)；

剝除剩余的第一層光刻膠；

淀積第二層絕緣薄膜；

刻蝕所述第二層絕緣薄膜，在所述開口內(nèi)形成側(cè)墻；

在所述半導(dǎo)體襯底內(nèi)形成第二種摻雜類型的區(qū)域；

剝除剩余的第二層、第一層絕緣薄膜；

淀積第二層光刻膠；

掩膜、曝光、刻蝕形成柵控PNPN晶體管和MOS晶體管的凹陷溝道區(qū)域；

剝除剩余的第二層光刻膠；