[發明專利]差分AB類放大器電路、驅動器電路以及顯示裝置

無效

• 申請號: 201010221374.8
• 申請日: 2010-06-30
• 公開（公告）號: CN101951233A
• 公開（公告）日: 2011-01-19
• 發明（設計）人: 久野晴彥
• 申請（專利權）人: 瑞薩電子株式會社
• 主分類號: H03F3/45
• 分類號: H03F3/45;G09G3/20;G09G3/36
• 代理公司: 中原信達知識產權代理有限責任公司 11219
• 代理人: 孫志湧;穆德駿

技術領域

本發明涉及差分AB類放大器電路、以及提供有差分AB類放大器電路的驅動器電路和顯示裝置。

背景技術

為了同時驅動大量的電容負載，顯示裝置包括多個差分AB類放大器電路作為驅動器電路。例如，這些驅動器電路中的每一個電壓驅動LCD(液晶顯示)面板的每列中的數據線并且輸出與顯示數據相對應的模擬信號。因此，要求在電源電壓的整個范圍內能夠進行所謂的軌對軌輸入/輸出，并且連接差分AB類放大器的電壓跟隨器已經被用于此目的。此外，這些驅動器電路要求低功率消耗。

同時，液晶面板在尺寸上已經增加并且導致數據線上的寄生電容也已經增加。通常，在連接兩級差分放大器電路的電壓跟隨器與具有差分放大器的輸入電路和用于放大來自于差分放大器的信號的輸出電路一起使用的情況下，當被施加給輸出的負載電容增加時其操作容易變得不穩定。在某些情況下，電路可能振蕩。為此，連接兩級差分放大器電路的電壓跟隨器始終被提供有相位補償電路以穩定操作。然而，相位補償電路通常占據大面積，并且對于具有大量的差分AB類放大器電路的整個顯示裝置驅動器電路的芯片面積的增加有很大的影響，從而導致制造成本增加。因此，要被使用的差分AB類放大器電路特別要求節省面積并且更加有效的相位補償電路。

例如，日本專利申請No.JP-2005-124120A公布了AB類放大器電路作為具有相位補償的驅動器電路。圖1是示出放大器電路的電路圖。放大器電路包括N接收差分放大器11、P接收差分放大器12以及AB類輸出電路13。

N接收差分放大器11包括N溝道MOS晶體管112、113、N溝道MOS晶體管111以及P溝道MOS晶體管114、115。N溝道MOS晶體管112、113形成輸入差分輸入信號Vin(+)和Vin(-)的N接收差分對。N溝道MOS晶體管111將由偏置電壓BN1控制的恒流提供給N接收差分對。P溝道MOS晶體管114、115形成電流鏡電路作為用于N接收差分對的有源負載。

P接收差分放大器12包括P溝道MOS晶體管122、123、P溝道MOS晶體管121以及N溝道MOS晶體管124、125。P溝道MOS晶體管122、123形成輸入差分輸入信號Vin(+)和Vin(-)的P接收差分對。P溝道MOS晶體管121將由偏置電壓BP1控制的恒流提供給P接收差分對。N溝道MOS晶體管124、125形成電流鏡電路作為用于P接收差分對的有源負載。

AB類輸出電路13包括P溝道MOS晶體管131、N溝道MOS晶體管132、P溝道MOS晶體管133、N溝道MOS晶體管134、P溝道MOS晶體管135、N溝道MOS晶體管136以及相位補償電容145、146。P溝道MOS晶體管131在其柵極處接收N接收差分放大器11的輸出并且被連接在電壓源VDD和輸出節點Vout之間。N溝道MOS晶體管132在其柵極處接收P接收差分放大器12的輸出并且被連接在電壓源VSS和輸出節點之間。P溝道MOS晶體管133由偏置電壓BP2控制并且將偏置饋送到P溝道MOS晶體管131。N溝道MOS晶體管134由偏置電壓BN2控制并且將偏置饋送到N溝道MOS晶體管132。P溝道MOS晶體管135和N溝道MOS晶體管136被連接在晶體管131、132的柵極之間并且在各柵極處分別接收偏置電壓BP3、BN3以用作電平移位器。相位補償電容145被連接在從N接收差分放大器11輸出的信號被施加到的輸入節點(晶體管131的柵極)和輸出節點Vout之間。相位補償電容146被連接在從P接收差分放大器12輸出的信號被施加到的輸入節點(晶體管132的柵極)和輸出節點Vout之間。

在差分AB類放大器電路中，甚至在N接收差分放大器11和P接收差分放大器12中的一個不進行操作的輸入電壓范圍內，N接收差分放大器11和P接收差分放大器12中的另一個進行操作，使得在由電壓源VDD和VSS提供的電壓之間的整個輸入電壓范圍內能夠將信號傳輸到AB類輸出電路13，即，能夠進行軌對軌輸入。

如圖1中所示，AB類差分放大器電路包括相位補償鏡電容145、146。相位補償鏡電容145被連接在輸出級中的P溝道MOS晶體管131的柵極和輸出節點Vout之間。相位補償鏡電容146被連接在輸出級中的N溝道MOS晶體管132的柵極和輸出節點Vout之間。通過此種構造，在高頻操作中，存在通過鏡電容145、146的電流路徑和通過輸出級晶體管131、132的驅動電流路徑，從而必須引起相位延遲零點。相位延遲零點劣化相位裕度。